JPS61142763A

JPS61142763A - バイポ−ラ半導体集積回路

Info

Publication number: JPS61142763A
Application number: JP59264737A
Authority: JP
Inventors: Hiroto Motoyoshi; 元吉　啓登
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1984-12-14
Filing date: 1984-12-14
Publication date: 1986-06-30
Also published as: JPH0467787B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、素子のレイアウトパターンが改良されたバ
イポーラ半導体集積回路に関するものである。

［従来の技術］バイポーラ半導体集積回路では、各素子をＰＮ接合で分
離するから、目的とする素子、たとえばトランジスタと
トランジスタとの間に、隣接するＰＮＰまたはＮＰＮ接
合領域が現われる。このため、等価的にみると、分離領
域とその両側の素子の一部とによってトランジスタが形
成されていることになり、印加電圧によっては奇生素子
、たとえば奇生トランジスタが現われ、半導体回路とし
ては好ましくない寄生効果が生じる。

特に、バイポーラ半導体集積回路が、出力段トランジス
タとそれをＩＩＪＩＩＩする１ｌｌｌＩｐトランジスタ
回路とを含む場合は、出力段トランジスタに負の電圧（
ＧＮＤレベルがＯ■のときの負の電圧）が印加されたと
きに、寄生トランジスタが動作し、正規の素子や回路部
分に悪影響を与える。よって、このような半導体集積回
路では、一般には、出力段トランジスタに負の電圧を印
加しないように規定されている。

ところが、後述するように、出力段トランジスタに負の
電圧が必然的に印加されるような回路もあり、このよう
な分野の回路にバイポーラ半導体集積回路を使用する場
合に、上記寄生トランジスタの悪影響を除去するように
、半導体集積回路を改善する必要があるのである。

以下、より具体的に、図面を参照して、この問題点につ
いて説明をする。

［発明が解決しようとする問題点コ第１図は、バイポーラ半導体集積回路のチップの断面構
造を図解的に示す図である。第１図を参照して、シリコ
ンのＰ型基板１には、７０−テイングコレクタａが形成
され、その上にＰ＋拡散による分離層２で分離されたＮ
型エピタキシャル層４が形成されている。Ｎ型エピタキ
シャル層４の上層部には、Ｐ＋拡散によるベース５、Ｎ
＋拡散によるエミッタ６およびＮ＋拡散によるコレクタ
７の各領域が形成されている。各Ｎ型エピタキシャル層
４の上層部には、Ｐ＋拡散によるベース、Ｎ＋拡散によ
るエミッタ６、Ｎ＋拡散によるコレクタ７の各層が形成
されている。そして、ベース５にはベース端子８、エミ
ッタ６にはエミッタ端子９＃３よびコレクタ７にはコレ
クタ端子１０が、それぞれオーミック接続されている。

なお、各端子間を分離する参照数字１１で示されるハツ
チングが付けられた領域は、パシベーション酸化膜であ
る。

上述のような構成によって、第１のＮＰＮトランジスタ
２６と、そのトランジスタ２６に隣接する第２のＮＰＮ
トランジスタ３８が形成されている。

これら第１のトランジスタ２６と第２のトランジスタ３
８との間は、上述のように分離層２によって分離され、
かつ、その分離層２のチップ表面には、Ａ党配線によっ
てＧＮＤ＃子１２が接続され、Ｏｖの最低電位に保たれ
ている。

このような構成において、第１のＮＰＮトランジスタ２
６が出力トランジスタであるとし、かつ、この出力トラ
ンジスタ２６のコレクタ１０に角の電圧が印加されたと
する。すると、出力トランジスタ２６のコレクタ１０を
エミッタとし、分離層２をベースとし、第２のＮＰＮト
ランジスタ３８のコレクタ１０をコレクタとした、奇生
ＮＰＮトランジスタ１５が現われることになる。この場
合筒２のトランジスタ３８が仮にオフ状態であっても、
出力トランジスタ２６側からみると、寄生トランジスタ
１５の動作により、第２のトランジスタ３８が動作して
いるようになってしまう。第２のトランジスタ３８が、
制御用トランジスタの場合、そのＯＮ／オフは、第１の
トランジスタ１３にとって影響が大きい。よって、寄生
トランジスタ１５の影響をできるだけ減少すべく、その
電流増幅率ｈＦ、を小さくしなければならない。

寄生トランジスタ１５の電流増幅率ｈＦｆｆは、一般に
低い値（１以下）であるが、該トランジスタ１５のエミ
ッタの負電圧のレベルによっては、該トランジスタ１５
のコレクタから吸込む電流は大きくなることもある。

このための対策として、従来の半導体集積回路では、分
離層２の幅を極端に拡げて、寄生トランジスタの電流増
幅率ｈＦｔを減少させるとか、第２図に示すように、分
離層２を２重構造とし、その分１１２で挾まれたエピタ
キシャル層４１にＮ“拡散領域７を介して電源端子１６
を接続し、エピタキシャル層４１に最高電位である電源
電位を印加するような構造にし、寄生トランジスタ１５
のコレクタ電流をこの電ｆｆ端子１６から供給して、第
２のトランジスタ１４のコレクタからの電流を減少する
ようにした構造がとられている。

しかしながら、上述のような従来の構造とした場合、前
者においては、半導体集積回路のチップ面積が増大し、
チップを有効に活用することができないという問題点が
あった。また、後者の構造では、出力段トランジスタ１
３のコレクタの角の電位が低い場合はともかく、該コレ
クタの負の電位が高くなれば、効果はさほど発揮されな
いという問題点があった。

次に、出力段のトランジスタに、負の電圧が印加される
場合の具体的回路例について説明をする。

半導体集積回路の出力段に負の電圧が印加される場合と
して、第３図および第４図に示すような正逆転モータド
ライバ回路がある。

また、第６図は、第３図および第４図に示す回路の、集
積回路チップ上におけるパターンレイアウトを示してい
る。第６図の＜ａ　＞は、出力段トランジスタ２６．２
８の下に、すなわち出力段トランジスタ２６．２８に隣
接して制御回路２３が設けられた例であり、（ｂ）は、
チップの両サイドに制御回路２３を配した例である。従
来の集積回路チップは、この第６図（ａ　）または（ｂ
　）のいずれかのパターンレイアウトによって、第３図
および第４図の半導体集積回路が構成されている。

次に、第３図を参照して、２３は＃Ｊ　１１１回路であ
り、２０．２１は信号入力端子、２２は制御回路用電源
入力端子、２４は付属の熱遮断回路等である。この制御
回路２３の出力側には、トランジスタとダイオードとの
組合せによって形成される出力回路が構成されている。

出力回路において、２５．２７は、電流供給用ＮＰＮト
ランジスタ、２６．２８は、電流吸込み用ＮＰＮトラン
ジスタで、これらトランジスタ２８．２８が、いわゆる
出力段のトランジスタである。

参照番号３３は、上記電流供給用ＮＰＮトランジスタ２
５．２７に電源を供給する出力用電源入力端子、２９．
３０，３１．３２は、出力クランプダイオード、３４．
３５は出力端子である。出力端子３４．３５には、出力
負荷としてのＯＣモータ５０が接続される。また、端子
３６は、ＧＮＤ端子（Ｏｖ）である。

第４図は、第３図の制御回路２３を具体的な回路で描き
、寄生トランジスタが現われる場合の説明図である。

さらに、第５図は、第３ＷＪおよび第４図の入力と出力
との信号レベルの関係を示すタイミング図である。

次に、第３図ないし第５図を参照して、この回路の動作
について説明をする。

この回路は、入力端子２０．２１がともにローレベルの
ときは、出力端子３４および３５はオフ状態で、不動作
モードである。入力端子２０がローレベルで、２１がハ
イレベルのときは、出力端子３４はハイレベルで、出力
端子３５はローレベルとなり、モータ５０は正転モード
になる。逆に、入力端子２０がハイレベルになり、入力
端子２１がローレベルのときは、出力端子３４はローレ
ベルで、出力端子３５はハイレベルとなり、モータ５０
は逆転モードになる。さらに、入力端子２０および２１
が共にハイレベルとなったときは、出力端子３４および
３５はともにローレベルとなり、モータ５０にとってブ
レーキモードになる。

このブレーキモードでは、出力端子３５に負の電圧が印
加され、トランジスタ２６のコレクタに負の電圧が印加
されることになる。この場合に、制御回路２３が、第４
図に示されるように接続されるトランジスタ３８および
３９を含み、かつ、トランジスタ３８（ｌｌｌｌｌｌｌ
ｐ回路２３）に隣接して出力トランジスタ２６が配置さ
れている場合（第６図参照）には、第２図のような、断
面構造上の工夫がされていても、第４図の点線で示すよ
うな寄生ラテラルＰＮＰトランジスタ１５が現われてし
まう。

このため、入力端子２０がハイレベルであり、トランジ
スタ３７がオンし、トランジスタ３８がオフし、トラン
ジスタ３９のベース電流が電ｍｔａ子２２から定電流源
を介して与えられるべきはずであるのに、トランジスタ
３９のベース電流が寄生ラテラルＰＮＰトランジスタ１
５のコレクタ電流となって流れてしまい、オンすべきト
ランジスタ３９がオフすることになる。トランジスタ３
９がオフになると、上記ブレーキモードでなくなり、出
力段トランジスタ２６のコレクタへの負電圧の印加がな
くなってしまう。すると、寄生ラテラルＰＮＰトランジ
スタ１５が消えて、トランジスタ３９がオンし、再びブ
レーキモードになる。すると、また上記の動作が繰返さ
れる。すなわち、トランジスタ３９のオンとオフとが交
互に繰返され、第５図の（３５）で示す発振現象が生じ
てしまうことになる。

なお、トランジスタ２６のコレクタへの負電圧の印加は
、ブレーキモードに入った直後１１１１Ｓ以下の短い期
間であるが、上述のような発振現象という悪い現象が回
路に生じるため、出力段トランジスタ２６のコレクタに
負電圧が印加されても、奇生トランジスタ１５が現われ
ないように、半導体集積回路の構成を工夫する必要があ
るのである。

［ｆｆｆｌ１点を解決するための手段］上述の問題点に
鑑み、この発明は、半導体集積回路のチップ面積を増加
することなく、レイアウトパターンを工夫し、制御回路
から出力段トランジスタを遠ざけることにより、出力段
トランジスタと制御回路に含まれるトランジスタとの間
に現われる寄生トランジスタによる悪影響を防止し、あ
るいは減少するようにしたものである。

出力段トランジスタは、好ましくは、少なくとも一辺が
集積回路チップを切断するダイシングラインに対向して
配置［すれており、この辺Ｓについては、奇生トランジ
スタが生じないようにされている。

［作用］半導体集積回路チップにおける出力段トランジスタと制
御回路との物理的な距離が離れたので、出力段トランジ
スタと制御回路素子との間に寄生トランジスタ等が生じ
にくく、半導体集積回路は寄生効果による悪影響を受け
ることが少なくなる。

し発明の実施例］第７図は、この発明に従ってなされた、具体的なレイア
ウトパターンの一例を示す半導体集積回路チップの平面
図である。第７図では、制御回路２３と出力段トランジ
スタ２６および２８とが、それぞれ、チップの上辺およ
び下辺に分離して配置されてい°るため、制御回路２３
に含まれるトランジスタ３８（第４図参照）と出力段ト
ランジスタ２６との間に寄生トランジスタ１５が生じに
くく、また、たとえ寄生トランジスタ１５が生じたとし
ても、そのトランジスタの電流増幅率ｈＦ【を少なくす
ることができる。したがって、寄生トランジスタが生じ
た場合でも、この奇生トランジスタによる悪影響は最小
限に抑えることができる。

出力段トランジスタに負の電圧が印加される場合の例と
しては、上述したもののほか、ソレノイドや長いデータ
伝送系を駆動する回路等にもみられる。

たとえば、ソレノイドを駆動する回路として、第８図（
ａ）に示すように、出力段トランジスタ４５がエミッタ
フォロアで構成され、出力電流をソースするタイプにお
いて、（ｂ）のように、出力４２とＧＮＤ４３との間に
ソレノイド４４を負荷として出力する場合がある。

この場合において、出力トランジスタ４５がオンしたと
き、ソレノイド４４に電流が流れて動作するが、トラン
ジスタ４５がオフしたとき、出力端子４２には逆起電力
が発生し、出力トランジスタ４５に負の電圧が印加され
る。この負の電圧値を小さくするために、一般的には、
カソード側をコレクタ、アノード側をベースで構成した
ＮＰＮトランジスタによるクランプダイオード４６が接
続されている。この場合に、このＮＰＮトランジスタで
構成されたクランプダイオード４６の近くに、たとえば
制御回路部のトランジスタ４７および４８が存在してい
たとすれば、トランジスタ４７がオフで、トランジスタ
４８がオンの状態のときに、トランジスタ４８とクラン
プダイオード４６との間に、第４図で説明したと同様の
奇生トランジスタが現われることになる。

したがって、このようなソレノイド駆動用の半導体集積
回路においても、この発明に従ったパターンレイアウト
を施すことにより、上記寄生トランジスタによる寄生効
果を最小限に留めることができる。

その他の回路においても、同様に、半導体集積回路のレ
イアウトパターンを、この発明に従った構成とすること
で、チップサイズの拡大や外部部品の追加等を要せずに
、寄生効果を除去しあるいは最小限に抑えることができ
るのである。

［発明の効果］以上のように、この発明によれば、バイポーラ半導体集
積回路において、該集積回路のチップサイズを拡大する
ことなく、出力段トランジスタと制御回路部のトランジ
スタとの距離を相対的に離すことができ、半導体集積回
路に現われる寄生素子による奇生効果を最小限に抑える
ことができ、良好な特性の半導体集積回路を提供するこ
とができる。

【図面の簡単な説明】

第１図は、バイポーラ半導体集積回路のチップの断面を
図解的に示す図である。第２図は、寄生トランジスタの
影響を減少させるように改良された、従来のバイポーラ
半導体集積回路のチップの断面を図解的に示す図である
。第３図および第４図は、正逆転モータドライバ回路の
一例を示す回路ブロック図である。第５図は、第３図お
よび第４図に示す回路の入力と出力とのタイミング図で
ある。第６図は、第３図および第４図に示す正逆転モー
タドライバ回路のチップ上における平面レイアウトパタ
ーンを示す図である。第７図は、この発明に従ってなさ
れた正逆転モータドライバ回路のチップの平面レイアウ
トパターンを示す図である。第８図は、ソレノイドドラ
イバ回路の一例を示す回路ブロック図である。図におイｔ”、２３Ｇ＊１１１１０回路、２５．２６Ｇ
！出力段トランジスタ、３８．３９は制御回路内のトラ
ンジスタを示す。

Claims

【特許請求の範囲】

（１）各能動素子間の分離がＰＮ接合によってなされて
いるバイポーラ半導体集積回路であつて、前記能動素子には、少なくとも出力段トランジスタと、
制御用トランジスタとが含まれている半導体集積回路に
おいて、前記集積回路の平面総面積を変えることなく、
前記出力段トランジスタを前記制御用トランジスタから
遠ざけるレイアウトパターンにしたことを特徴とする、
バイポーラ半導体集積回路。
（２）前記出力段トランジスタは、少なくともその一辺
がダイシングラインに対面するようにレイアウトされて
いることを特徴とする、特許請求の範囲第１項記載のバ
イポーラ半導体集積回路。