JPH0467787B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、素子のレイアウトパターンが改良
されたバイポーラ半導体集積回路に関するもので
ある。

［従来の技術］ バイポーラ半導体集積回路では、各素子をPN
接合で分離するから、目的とする素子、たとえば
トランジスタとトランジスタとの間に、隣接する
PNPまたはNPN接合領域が現われる。このた
め、等価的にみると、分離領域とその両側の素子
の一部とによつてトランジスタが形成されている
ことになり、印加電圧によつては寄生素子、たと
えば寄生トランジスタが現われ、半導体回路とし
ては好ましくない寄生効果が生じる。

特に、バイポーラ半導体集積回路が、出力段ト
ランジスタとそれを制御する制御トランジスタ回
路とを含む場合は、出力段トランジスタに負の電
圧（GNDレベルがOVのときの負の電圧）が印加
されたときに、寄生トランジスタが動作し、正規
の素子や回路部分に悪影響を与える。よつて、こ
のような半導体集積回路では、一般には、出力段
トランジスタに負の電圧を印加しないように規定
されている。

ところが、後述するように、出力段トランジス
タに負の電圧が必然的に印加されるような回路も
あり、このような分野の回路にバイポーラ半導体
集積回路を使用する場合に、上記寄生トランジス
タの悪影響を除去するように、半導体集積回路を
改善する必要があるのである。

以下、より具体的に、図面を参照して、この問
題点について説明する。

［発明が解決しようとする問題点］ 第１図は、バイポーラ半導体集積回路のチツプ
の断面構造を図解的に示す図である。第１図を参
照して、シリコンのＰ型基板１には、フローテイ
ングコレクタ３が形成され、その上にP⁺拡散に
よる分離層２で分離されたＮ型エピタキシヤル層
４が形成されている。Ｎ型エピタキシヤル層４の
上層部には、P⁺拡散によるベース５，N⁺拡散に
よるエミツタ６およびN⁺拡散によるコレクタ７
の各領域が形成されている。各Ｎ型エピタキシヤ
ル層４の上層部には、P⁺拡散によるベース、N⁺
拡散によるエミツタ６、N⁺拡散によるコレクタ
７の各層が形成されている。そして、ベース５に
はベース端子８、エミツタ６にはエミツタ端子９
およびコレクタ７にはコレクタ端子１０が、それ
ぞれオーミツク接続されている。なお、各端子間
を分離する参照数字１１で示されるハツチングが
付けられた領域は、パシベーシヨン酸化膜であ
る。

上述のような構成によつて、第１のNPNトラ
ンジスタ２６と、そのトランジスタ２６に隣接す
る第２のNPNトランジスタ３８が形成されてい
る。

これら第１のトランジスタ２６と第２のトラン
ジスタ３８との間は、上述のように分離層２によ
つて分離され、かつ、その分離層２のチツプ表面
には、Al配線によつてGND端子１２が接続さ
れ、OVの最低電位に保たれている。

このような構成において、第１のNPNトラン
ジスタ２６が出力トランジスタであるとし、か
つ、この出力トランジスタ２６のコレクタ１０に
負の電圧が印加されたとする。すると、出力トラ
ンジスタ２６のコレクタ１０をエミツタとし、分
離層２をベースとし、第２のNPNトランジスタ
３８のコレクタ１０をコレクタとした、寄生
NPNトランジスタ１５が現われることになる。
この場合第２のトランジスタ３８が仮にオフ状態
であつても、出力トランジスタ２６側からみる
と、寄生トランジスタ１５の動作により、第２の
トランジスタ３８が動作しているようになつてし
まう。第２のトランジスタ３８が、制御用トラン
ジスタの場合、そのON／オフは、第１のトラン
ジスタ１３にとつて影響が大きい。よつて、寄生
トランジスタ１５の影響をできるだけ減少すべ
く、その電流増幅率h_FEを小さくしなければなら
ない。

寄生トランジスタ１５の電流増幅率h_FEは、一
般に低い値（１以下）であるが、該トランジスタ
１５のエミツタの負電圧のレベルによつては、該
トランジスタ１５のコレクタから吸込む電流は大
きくなることもある。

このための対策として、従来の半導体集積回路
では、分離層２の幅を極端に拡げて、寄生トラン
ジスタの電流増幅率h_FEを減少させるとか、第２
図に示すように、分離層２を２重構造とし、その
分離層２で挟まれたエピタキシヤル層４１にN⁺
拡散領域７を介して電源端子１６を接続し、エピ
タキシヤル層４１に最高電位である電源電位を印
加するような構造にし、寄生トランジスタ１５の
コレクタ電流をこの電源端子１６から供給して、
第２のトランジスタ１４のコレクタからの電流を
減少するようにした構造がとられている。

しかしながら、上述のような従来の構造とした
場合、前者においては、半導体集積回路のチツプ
面積が増大し、チツプを有効に活用することがで
きないという問題点があつた。また、後者の構造
では、出力段トランジスタ１３のコレクタの負の
電位が低い場合はともかく、該コレクタの負の電
位が高くなれば、効果はさほど発揮されないとい
う問題点があつた。

次に、出力段のトランジスタに、負の電圧が印
加される場合の具体的回路例について説明する。

半導体集積回路の出力段に負の電圧が印加され
る場合として、第３図および第４図に示すような
正逆転モータドライバ回路がある。

また、第６図は、第３図および第４図に示す回
路の、集積回路チツプにおけるパターンレイアウ
トを示している。第６図のａは、出力段トランジ
スタ２６，２８の下に、すなわち出力段トランジ
スタ２６，２８に隣接して制御回路２３が設けら
れた例であり、ｂは、チツプの両サイドに制御回
路２３を配した例である。従来の集積回路チツプ
は、この第６図ａまたはｂのいずれかのパターン
レイアウトによつて、第３図および第４図の半導
体集積回路が構成されている。

次に、第３図を参照して、２３は制御回路であ
り、２０，２１は信号入力端子、２２は制御回路
用電源入力端子、２４は付属の熱遮断回路等であ
る。この制御回路２３の出力側には、トランジス
タとダイオードとの組合せによつて形成される出
力回路が構成されている。出力回路において、２
５，２７は、電流供給用NPNトランジスタ、２
６，２８は、電流吸込み用NPNトランジスタで、
これらトランジスタ２６，２８が、いわゆる出力
段のトランジスタである。

参照番号３３は、上記電流供給用NPNトラン
ジスタ２５，２７に電源を供給する出力用電源入
力端子、２９，３０，３１，３２は、出力クラン
プダイオード、３４，３５は出力端子である。出
力端子３４，３５には、出力負荷としてのDCモ
ータ５０が接続される。また、端子３６は、
GND端子（OV）である。

第４図は、第３図の制御回路２３を具体的な回
路で描き、寄生トランジスタが現われる場合の説
明図である。

さらに、第５図は、第３図および第４図の入力
と出力との信号レベルの関係を示すタイミング図
である。

次に、第３図ないし第５図を参照して、この回
路の動作について説明をする。

この回路は、入力端子２０，２１がともにロー
レベルのときは、出力端子３４および３５はオフ
状態で、不動作モードである。入力端子２０がロ
ーレベルで、２１がハイレベルのときは、出力端
子３４はハイレベルで、出力端子３５はローレベ
ルとなり、モータ５０は正転モードになる。逆
に、入力端子２０がハイレベルになり、入力端子
２１がローレベルのときは、出力端子３４はロー
レベルで、出力端子３５はハイレベルとなり、モ
ータ５０は逆転モードになる。さらに、入力端子
２０および２１が共にハイレベルとなつたとき
は、出力端子３４および３５はともにローレベル
となり、モータ５０にとつてブレーキモードにな
る。

このブレーキモードでは、出力端子３５に負の
電圧が印加され、トランジスタ２６のコレクタに
負の電圧が印加されることになる。この場合に、
制御回路２３が、第４図に示されるように接続さ
れるトランジスタ３８および３９を含み、かつ、
トランジスタ３８（制御回路２３）に隣接して出
力トランジスタ２６が配置されている場合（第６
図参照）には、第２図のような、断面構造上の工
夫がされていても、第４図の点線で示すような寄
生ラテラルPNPトランジスタ１５が現われてし
まう。

このため、入力端子２０がハイレベルであり、
トランジスタ３７がオンし、トランジスタ３８が
オフし、トランジスタ３９のベース電流が電源端
子２２から定電流源を介して与えられるべきはず
であるのに、トランジスタ３９のベース電流が寄
生ラテラルPNPトランジスタ１５のコレクタ電
流となつて流れてしまい、オンすべきトランジス
タ３９がオフすることになる。トランジスタ３９
がオフになると、上記ブレーキモードでなくな
り、出力段トランジスタ２６のコレクタへの負電
圧の印加がなくなつてしまう。すると、寄生ラテ
ラルPNPトランジスタ１５が消えて、トランジ
スタ３９がオンし、再びブレーキモードになる。
すると、また上記の動作が繰返される。すなわ
ち、トランジスタ３９のオンとオフとが交互に繰
返され、第５図の３５で示す発振現象が生じてし
まうことになる。

なお、トランジスタ２６のコレクタへの負電圧
の印加は、ブレーキモードに入つた直後1ms以下
の短い期間であるが、上述のような発振現象とい
う悪い現象が回路に生じるため、出力段トランジ
スタ２６のコレクタに負電圧が印加されても、寄
生トランジスタ１５が現われないように、半導体
集積回路の構成を工夫する必要があるのである。

［問題点を解決するための手段］ 上述の問題点に鑑み、この発明は、半導体集積
回路のチツプ面積を増加することなく、レイアウ
トパターンを工夫し、制御回路から出力段トラン
ジスタを遠ざけることにより、出力段トランジス
タと制御回路に含まれるトランジスタとの間に現
われる寄生トランジスタによる悪影響を防止し、
あるいは減少するようにしたものである。

出力段トランジスタは、好ましくは、少なくと
も一辺が集積回路チツプを切断するダイシングラ
インに対向して配置されており、この辺側につい
ては、寄生トランジスタが生じないようにされて
いる。

［作用］ 半導体集積回路チツプにおける出力段トランジ
スタと制御回路との物理的な距離が離れたので、
出力段トランジスタと制御回路素子との間に寄生
トランジスタ等が生じにくく、半導体集積回路は
寄生効果による悪影響を受けることが少なくな
る。

［発明の実施例］ 第７図は、この発明に従つてなされた、具体的
なレイアウトパターンの一例を示す半導体集積回
路チツプの平面図である。第７図では、制御回路
２３と出力段トランジスタ２６および２８とが、
それぞれ、チツプの上辺および下辺に分離して配
置されているため、制御回路２３に含まれるトラ
ンジスタ３８（第４図参照）と出力段トランジス
タ２６との間に寄生トランジスタ１５が生じにく
く、また、たとえ寄生トランジスタ１５が生じた
としても、そのトランジスタの電流増幅率h_FEを
少なくすることができる。したがつて、寄生トラ
ンジスタが生じた場合でも、この寄生トランジス
タによる悪影響は最小限に抑えることができる。

出力段トランジスタに負の電圧が印加される場
合の例としては、上述したもののほか、ソレノイ
ドや長いデータ伝送系を駆動する回路等にもみら
れる。

たとえば、ソレノイドを駆動する回路として、
第８図ａに示すように、出力段トランジスタ４５
がエミツタフオロアで構成され、出力電流をソー
スするタイプにおいて、ｂのように、出力４２と
GND４３との間にソレノイド４４を負荷として
出力する場合がある。

この場合において、出力トランジスタ４５がオ
ンしたとき、ソレノイド４４に電流が流れて動作
するが、トランジスタ４５がオフしたとき、出力
端子４２には逆起電力が発生し、出力トランジス
タ４５に負の電圧が印加される。この負の電圧値
を小さくするために、一般的には、カソード側を
コレクタ、アノード側をベースで構成したNPN
トランジスタによるクランプダイオード４６が接
続されている。この場合に、このNPNトランジ
スタで構成されたクランプダイオード４６の近く
に、たとえば制御回路部のトランジスタ４７およ
び４８が存在していたとすれば、トランジスタ４
７がオフで、トランジスタ４８がオンの状態のと
きに、トランジスタ４８とクランプダイオード４
６との間に、第４図で説明したと同様の寄生トラ
ンジスタが現われることになる。

したがつて、このようなソレノイド駆動用の半
導体集積回路においても、この発明に従つたパタ
ーンレイアウトを施すことにより、上記寄生トラ
ンジスタによる寄生効果を最小限に留めることが
できる。

その他の回路においても、同様に、半導体集積
回路のレイアウトパターンを、この発明に従つた
構成とすることで、チツプサイズの拡大や外部部
品の追加等を要せずに、寄生効果を除去しあるい
は最小限に抑えることができるのである。

［発明の効果］ 以上のように、この発明によれば、バイポーラ
半導体集積回路において、該集積回路のチツプサ
イズを拡大することなく、出力段トランジスタと
制御回路部のトランジスタとの距離を相対的に離
すことができ、半導体集積回路に現われる寄生素
子による寄生効果を最小限に抑えることができ、
良好な特性の半導体集積回路を提供することがで
きる。

【図面の簡単な説明】

第１図は、バイポーラ半導体集積回路のチツプ
の断面を図解的に示す図である。第２図は、寄生
トランジスタの影響を減少させるように改良され
た、従来のバイポーラ半導体集積回路のチツプの
断面を図解的に示す図である。第３図および第４
図は、正逆転モータドライバ回路の一例を示す回
路ブロツク図である。第５図は、第３図および第
４図に示す回路の入力と出力とのタイミング図で
ある。第６図は、第３図および第４図に示す正逆
転モータドライバ回路のチツプ上における平面レ
イアウトパターンを示す図である。第７図は、こ
の発明に従つてなされた正逆転モータドライバ回
路のチツプの平面レイアウトパターンを示す図で
ある。第８図は、ソレノイドドライバ回路の一例
を示す回路ブロツクである。 図において、２３は制御回路、２５，２６は出
力段トランジスタ、３８，３９は制御回路内のト
ランジスタを示す。

Claims (1)

1. 【特許請求の範囲】 １ １つの集積回路チツプ上に形成され、各能動
   素子間の分離がPN接合によつてなされているバ
   イポーラ半導体集積回路であつて、 前記能動素子には、少なくとも出力段トランジ
   スタと、前記出力段トランジスタに接続され、か
   つ、前記出力段トランジスタのオン・オフの制御
   する制御用トランジスタと、前記出力段トランジ
   スタに電流を供給する電流供給用トランジスタと
   が含まれている半導体集積回路において、 前記集積回路チツプ上において、前記電流供給
   用トランジスタが形成されるべき領域を挟んで一
   方の側の前記出力段トランジスタが形成され、他
   方の側に前記制御用トランジスタが形成されるこ
   とを特徴とする、バイポーラ半導体集積回路。 ２ 前記出力段トランジスタは、少なくともその
   １辺がダイシングラインに対面するようにレイア
   ウトされていることを特徴とする、特許請求の範
   囲第１項記載のバイポーラ半導体集積回路。