JPH0220056A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、エピタキシャルブレーナ技術により製造され
る半導体装置に関するもので、たとえばモータコントロ
ール用のドライバＩＣに使用されるものである。

（従来の技術） 第２図は、従来の三相出力ドライバＩＣ及びモータ部の
回路図を示している。三相出力ドライバＩＣ２Ｇは、ｎ
ｐｎ型トランジスタＱ−１−０６及びこれらのトランジ
スタＱ１〜Ｑ６のベースに接続されるモータ駆動用の制
御回路２７よりなっている。前記トランジスタＱ１〜Ｑ
３の各コレクタは電源Ｖｓに接続され、前記トランジス
タＱ４〜Ｑ６の各エミッタは接地点ＧＮＤに接続されて
いる。前記トランジスタＱ１のエミッタと前記トランジ
スタＱ４のコレクタは相互接続され、その接続点は出力
端子０ＵＴ１に接続されている。また、前記トランジス
タＱ２のエミッタと前記トランジスタＱ５のコレクタは
相互接続され、その接続点は出力端子０ＵＴ２に接続さ
れている。また、前記トランジスタＱ３のエミッタと前
記トランジスタＱ６のコレクタは相互接続され、その接
続点は出力端子０ＵＴ３に接続されている。そして、こ
れらの出力端子０ＵＴｌ〜０ＵＴ３は、スター接続され
たモータの駆動コイルし１〜Ｌ３の一端にそれぞれ接続
される。このモータは、前記トランジスタＱｌ−０６が
制御回路２７の出力で選択的にオン／オフすることによ
り駆動される。

第３図は、前記第２図に示すｎｐｎ型トランジスタＱ４
〜Ｑ６に該当するトランジスタ及びその周辺に形成され
るｐｎｐ型トランジスタの断面構造を示すものである。

ｐ−型サブストレート　ｌ上に、ｎ″″型エピタキシャ
ル層２が形成されている。前記サブストレート　１と前
記エピタキシャル層２との間に、ｎ十型埋め込み領域３
が形成されている。前記エピタキシャル層２中には、ｐ
÷型分離領域４ａ、　４ｂが形成されている。このｐ◆
型分離領域４ａ、　４ｂにより分離された領域には、コ
イルに接続されるｎｐｎ型トランジスタＱ＾が形成され
る。このｎｐｎ型トランジスタＱ＾は、前記エピタキシ
ャル層２からなるｎ−型コレクタ領域５、このコレクタ
領域５中に形成されるｐ十型ベース領域６、このベース
領域Ｂ中に形成されるｎ十型エミッタ領域７で形成され
ている。なお、前記コレクタ領域５中には、コレクタ導
出用のｎ十型不純物領域８を設けている。これらｐ十型
ベース領域６、ｎ十型エミッタ領域７、コレクタ導出用
のｎ◆型不純物領域８上に、絶縁膜９に開けたコンタク
トホールを介して、それぞれベース配線１０、エミッタ
配線１１、コレクタ配線１２が形成されている。また、
前記ｐ十型分離領域４ａにより分離された他の領域には
、周辺回路のｐｎｐ型トランジスタＱ８が形成される。

このｐｎｐ型トランジスタＱｅは、前記エピタキシャル
層２からなるｎ−型ベース領域１３、このベース領域１
３中に形成されるｐ＋型コレクタ領域１４及びｐ十型エ
ミッタ領域１５で形成されている。なお、前記ベース領
域１３中には、ベース導出用のｎ十型不純物領域１６を
設けている。これらｐ十型コレクタ領域１４、ｐ十型エ
ミッタ領域１５、ベース導出用のｎ十型不純物領域１６
上に、絶縁膜９に開けたコンタクトホールを介して、そ
れぞれコレクタ配線１７、エミッタ配線１８、ベース配
線１９が形成されている。さらに、前記ｐ十型分離領域
４ａ上に、絶縁膜９に開けたコンタクトホールを介して
、接地点ＧＮＤに接続された接地配線２０が形成されて
いる。なお、トランジスタＱｃは、ｐｎ接合分離にとも
なって形成される寄生ｎｐｎ型トランジスタである。

このような半導体装置において、トランジスタＱ＾が周
辺に形成されるトランジスタＱｓと相互干渉をもたない
ためには、ｐ十型分離領域４ａ（通常、接地点ＧＮＤに
接続される）に対して、前記トランジスタＱＡのｎ−型
コレクタ領域５を常に逆バイアス、すなわち正電位で用
いる必要がある。ところが、コイルに選択的に電圧が印
加されると、このコイルに逆起電力が発生して前記トラ
ンジスタＱＡのコレクタ領域５が周期的に負電位となる
。この時、前記トランジスタＱｓのｎ−型ベース領域１
３の電位が接地点ＧＮＤの電位よりも高い電位に固定さ
れていると、前記ｎ−型ベース領域１３、前記ｐ十型分
離領域４ａ、前記ｎ″″型コレクタ領域５により形成さ
れる寄生ｎｐｎ型トランジスタＱｃが動作してしまう。

これによって、通常オフであるべき前記トランジスタＱ
Ｂにベス電流が流れるため、このトランジスタＱｓも動
作してしまう。したがって、前記トランジスタＱｌｌの
コレクタ配線１７に接続されている他の回路へ電流が供
給され、半導体装置全体の誤動作を引き起こす。

なお、ｐ十型分離領域４ａをできるだけ広くとり、寄生
トランジスタＱｃの増幅率（ＨＦＥ）を低くしてもよい
が、素子のサイズが大きくなりコスト的に不利となる。

（発明が解決しようとする課題） このように、従来の半導体装置は、コイルの逆起電力に
より寄生トランジスタが動作して周辺に形成される半導
体素子を誤動作させる欠点があった。

よって、本発明の目的は、誘導性負荷を駆動する半導体
装置において、寄生トランジスタが動作することによる
周辺の半導体素子の誤動作を防止できる半導体装置を提
供することである。

［発明の構成］ （課題を解決するための手段とその作用）上記目的を達
成するために本発明の半導体装置では、誘導性負荷に接
続される第１のトランジスタと、この第１のトランジス
タと逆極性の第２のトランジスタとが隣接してエピタキ
シャルブレーナ技術で形成される半導体装置において、
前記第１及び第２のトランジスタが形成される第１導電
型の第１及び第２の半導体領域間に、これら第１及び第
２の半導体領域にそれぞれ接して形成され、接地点に接
続される第２導電型の第１及び第２の素子分離領域と、
前記第１及び第２の素子分離領域間に形成され、電Ｍ電
位が印加される第１導電型の第３の半導体領域とを設け
ている。

このような構成によれば、素子分離領域間に電源電位の
印加される第３の半導体領域を設けたので、寄生トラン
ジスタが動作しても、この寄生トランジスタへの電流の
供給源は電源電位からとなり、周辺の半導体素子の誤動
作を防止できる。

（実施例） 以下、図面を参照して本発明の半導体装置を説明する。

第１図は本発明の半導体装置の断面構造を示したもので
ある。なお、第１図において、前記第３図に示した従来
の半導体装置の構造と同一の部分には同じ符号を付し、
その詳細な説明を省略する。

本発明の半導体装置は、エピタキシャルブレーナ技術に
より形成されたｎｐｎ型トランジスタＱ＾のまわりに隣
接してｐ十型分離領域４が形成され、このｐ十型分離領
域４のまわりに隣接してｎ−型エピタキシャル層２より
なるｎ−型半導体領域２１が形成されている。前記ｎ−
型半導体領域２１とｐ−型サブストレート　ｌとの間に
、ｎ十型埋め込み領域２２が形成されている。前記ｎ″
″型半導体領域２１の表面領域に、ｎ十型不純物領域２
３が形成されている。このｎ＋型不純物領域２３上に、
絶縁膜９にあけたコンタクトホールを介して金属配線２
４が施され、この金属配線２４は電源電位ＶＣＣに接続
されている。また、前記ｎ″″型半導体領域２１に隣接
してｐ十型分離領域２５ａ、　　２５ｂが形成されてい
る。さらに、このｐ十型分離領域２５ａに隣接してｐｎ
ｐ型トランジスタＱＢが形成されている。

このような半導体装置において、モータが駆動されｎ−
型コレクタ領域５が負電位になると、寄生ｎｐｎ型トラ
ンジスタＱｃが動作する。ところが、この寄生トランジ
スタＱｃはｎ−型半導体領域２Ｌ　Ｉ）十型分離領域４
、ｎ″″型コレクタ領域５によるものである。よって、
この寄生トランジスタＱｃのコレクタ電流は電源電位Ｖ
。Ｃから供給される。これにより、周辺のｎｐｎ型トラ
ンジスタＱ８を誤動作させることがない。また、通常の
製造工程で本発明の半導体装置を形成できるので、実施
が容易である。

なお、電源電位の印加される半導体領域は、コイルに接
続されるトランジスタのまわりを囲んで形成するのが最
も効果的であるが、周辺に形成されるｐｎｐ型トランジ
スタとの間のみに設けてもよい。

［発明の効果］ 以上、説明したように本発明の半導体装置によれば次の
ような効果を奏する。

誘導性負荷を駆動する半導体装置において、寄生トラン
ジスタが動作することによる周辺の半導体素子の誤動作
を防止できる半導体装置を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる半導体装置を説明す
るための断面図、第２図は三相出力ドライバＩＣ及びモ
ータ部を示す回路図、第３図は従来の半導体装置を説明
するための断面図である。 ４、２５ａ　、　２５ｂ−ｐ十型分離領域、２ｌ−ｎ−
型半導体領域、２２・・・ｎ＋型埋め込み領域、２３・
・・ｎ＋型不純物領域、２４・・・金属配線、ＶＣＣ・
・・電源電位、ＱＡ・・・ｎｐｎ型トランジスタ、ＱＢ
・・・ｐｎｐ型トランジスタ、Ｑｃ・・・寄生ｎｐｎ型
トランジスタ。 出願人代理人　　弁理士　鈴江武彦

Claims (1)

【特許請求の範囲】
1. 誘導性負荷に接続される第１のトランジスタと、この第
   １のトランジスタと逆極性の第２のトランジスタとが隣
   接してエピタキシャルプレーナ技術で形成される半導体
   装置において、前記第１及び第２のトランジスタが形成
   される第１導電型の第１及び第２の半導体領域間に、こ
   れら第１及び第２の半導体領域にそれぞれ接して形成さ
   れ、接地点に接続される第２導電型の第１及び第２の素
   子分離領域と、前記第１及び第２の素子分離領域間に形
   成され、電源電位が印加される第１導電型の第３の半導
   体領域とを設けたことを特徴とする半導体装置。