JPH03214765A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関する。

〔従来の技術〕

１つの基板上に多数の半導体素子を形成した従来の半導
体集積回路は、第２図に示す様に、電源に接続する電源
端子３及び接地に接続する接地端子２を有し、また、そ
の他の信号系，コントロール系の端子として抵抗５に接
続する端子４を有する。半導体集積回路の半導体層の構
造としては、第３区に断面図（切断面へのハッチングは
図示省略）を示す様に、Ｐ型の半導体層で成る抵抗５の
周囲をＮ型のエピタキシャル層１０で囲んでおり、Ｐ型
の基板９か接地端子２に接続されている。Ｎ型エピタキ
シャル層１０は、Ｎ＋型の抵抗間接合分離用電位供給領
域１２，電源端子３を介して電源に接続される。

〔発明が解決しようとする課題〕

上述した従来の半導体集積回路は抵抗が接続している外
部端子４が外部ザーシ等により電源端子３の電位より高
くなるとＰ型の抵抗５−Ｎ型のエピタキシャル層］０−
Ｐ型の基板って成る寄生ＰＮＰ構造がＯＮして寄生電流
が流れ、寄生ザイリスタによるラッチアップ、過電流に
よる破壊が生じるという欠点がある。

本発明は上述の寄生効果を防止することを目的としてい
る。

〔課題を解決するための手段〕

本発明の半導体集積回路はＰ型抵抗と信号入力用の外部
端子間に外部端子を陽極とするダイオードを接続し、か
つ、該外部端子と電源端子の間に外部端子を陽極とずる
夕″イオードを接続している。

〔実施例〕

次に本発明について図面を参照し゛Ｃ説明する。

第１図は本発明の一実施例を示す等価回路図である。な
お、この図は発明に係わる部分のみを示し、その他の半
導体素子群の部分は図示省略している。電源端子３，接
地端子２を有し、電源端子３の電位で接合逆ハイアス分
離された抵抗５がダイオード８を介して外部端子４に接
続され、かつ、外部端子４と電源端子３の間にダイオー
ド７が接続されている。

外部端子４に外来ザージ等が印加され、電源端子３より
高い電位となっても外部端子４は電源端子３の電位より
ダイオード７の■１分しか高くならない。また、抵抗５
の電位も外部端子４の電位より夕゛イオード８のＶｒ分
低くなっており、常に抵抗５の電位と電源端子３の電位
がほぼ等しくなり、第３図て示した抵抗５−エピタキシ
ャル層１０一基板９からなる寄生ＰＮＰｉ造は動作しな
い。

〔発明の効果〕

以上説明したように本発明は抵抗に接続する外部端子に
サージピーク制限タイオートと寄生効果防止ダイオード
を付加しているので、外来サーシ等による寄生ＰＮＰの
動作を制限しラップアップ並ひに過電流による破壊を防
止する効果がある。

なおサーシビーク制限クイオードにショットキーバリア
タイオー１・の様なＶｒの小さいダイオードを用いると
更に防止効果か上がる。

【図面の簡単な説明】

第１図は本発明の一実施例を示ず等価回路図、第２図は
従来例を示す等価回路図、第３図は従来の半導体集積回
路の層構造の断面区である。 ２・・・接地端子、３・・・電源端子、４・・外部端子
、５・・・抵抗、７・・・サージピーク制限ダイオード
、８・・・寄生効果防止ダイオード、９・・・基板、１
０・・・エピタキシャル層、】２・・・抵抗間接合分離
用電位供給領域。

Claims (1)

【特許請求の範囲】
1. Ｐ型の基板上にＮ型のエピタキシャル層を備え、該エピ
   タキシャル層中に多数の半導体素子を有し、かつ、該エ
   ピタキシャル層の一部に一端が外部端子に接続するＰ型
   の抵抗領域を備え、該エピタキシャル層が電源電位に接
   続する半導体集積回路において、該Ｐ型抵抗の一端と外
   部端子間に、外部端子を陽極とするダイオードを接続し
   、かつ、該外部端子と電源端子の間に外部端子を陽極と
   するダイオードを接続したことを特徴とする半導体集積
   回路。