JPH0358468A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0358468A JPH0358468A JP19495589A JP19495589A JPH0358468A JP H0358468 A JPH0358468 A JP H0358468A JP 19495589 A JP19495589 A JP 19495589A JP 19495589 A JP19495589 A JP 19495589A JP H0358468 A JPH0358468 A JP H0358468A
- Authority
- JP
- Japan
- Prior art keywords
- type
- epitaxial layer
- circuit device
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000009792 diffusion process Methods 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 230000004888 barrier function Effects 0.000 claims abstract description 9
- 229910052751 metal Inorganic materials 0.000 claims abstract description 4
- 239000002184 metal Substances 0.000 claims abstract description 4
- 238000002955 isolation Methods 0.000 claims description 4
- 238000000926 separation method Methods 0.000 claims 1
- 229910052782 aluminium Inorganic materials 0.000 abstract description 15
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 15
- 230000003071 parasitic effect Effects 0.000 abstract description 11
- 230000006378 damage Effects 0.000 abstract description 7
- 230000007257 malfunction Effects 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 3
- 230000001681 protective effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007613 environmental effect Effects 0.000 description 1
- 230000024241 parasitism Effects 0.000 description 1
- 238000010008 shearing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に端子電圧が電
源電圧以上に上る半導体集積回路装置のボンディングパ
ッドの構造に関する． 〔従来の技術〕 従来、この種の半導体集積回路装置は、Ｐ型基板を最低
電位としＰＮ接合により絶縁分離することを特徴として
いる．通常、端子の電圧は電源電圧の範囲内で使用する
が、本半導体集積回路装置を使用する装置等の環境条件
により、電源電圧より高い電圧が各端子に印加されるこ
とがある。この様な場合、半導体集積回路装置を破壊及
び寄生効果などによる誤動作から防止するため、端子と
最高電位（電源電圧〉の端子との間に保護ダイオードを
入れて、端子に連なる素子等を保護していた， 第３図は、その保護ダイオードを含む半導体チップの断
面構造を示したもので、１はボンディングパッド用アル
ミニウム電極、２は絶縁膜であり、Ｐ型基板６上に形或
されたＮ型エピタキシャル層４をＰ＋型分離領域３で絶
縁分離し、電源電圧用アルミニウム電極８、Ｎ＋高濃度
拡散領域７を介して、Ｎ型エピタキシャル層４を電源電
圧でバイアスする。Ｎ型エピタキシャル層４中にＰ型拡
散領域９を形或し、その一端をボンディングバッド用ア
ルミ電極１に接続してＰ型拡散領域９をアノード、Ｎ型
エピタキシャル層４をカソードとするダイオードを形成
し、ボンディングバッド用アルミ電極に人力される端子
電圧が電源電圧より高〈なった時、端子に流入する電流
を電源端子側へ流すことににより、端子に連なる素子を
破壊，寄生等の誤動作から保護していた。
源電圧以上に上る半導体集積回路装置のボンディングパ
ッドの構造に関する． 〔従来の技術〕 従来、この種の半導体集積回路装置は、Ｐ型基板を最低
電位としＰＮ接合により絶縁分離することを特徴として
いる．通常、端子の電圧は電源電圧の範囲内で使用する
が、本半導体集積回路装置を使用する装置等の環境条件
により、電源電圧より高い電圧が各端子に印加されるこ
とがある。この様な場合、半導体集積回路装置を破壊及
び寄生効果などによる誤動作から防止するため、端子と
最高電位（電源電圧〉の端子との間に保護ダイオードを
入れて、端子に連なる素子等を保護していた， 第３図は、その保護ダイオードを含む半導体チップの断
面構造を示したもので、１はボンディングパッド用アル
ミニウム電極、２は絶縁膜であり、Ｐ型基板６上に形或
されたＮ型エピタキシャル層４をＰ＋型分離領域３で絶
縁分離し、電源電圧用アルミニウム電極８、Ｎ＋高濃度
拡散領域７を介して、Ｎ型エピタキシャル層４を電源電
圧でバイアスする。Ｎ型エピタキシャル層４中にＰ型拡
散領域９を形或し、その一端をボンディングバッド用ア
ルミ電極１に接続してＰ型拡散領域９をアノード、Ｎ型
エピタキシャル層４をカソードとするダイオードを形成
し、ボンディングバッド用アルミ電極に人力される端子
電圧が電源電圧より高〈なった時、端子に流入する電流
を電源端子側へ流すことににより、端子に連なる素子を
破壊，寄生等の誤動作から保護していた。
上述した従来の半導体集積回路装置において、端子電圧
が電源電圧以一ＥになるとＰ型拡散領域９とＮ型エピタ
キシャル層４で格或される保護ダイオードが導通するた
め、端子電圧はＮ型エピタキシャル層４より約０．７Ｖ
高い電位となる。この時、保護ダイオードのアノード側
、即ち端子側と他のＮ聖エピタキシャル層中のＰ型拡散
領域とがアルミ配線により電気的に接続されていると、
そのＰ型拡散領域も端子と同電位となる。特に、第３図
のように同じＮ型エピタキシャル層４中に、端子と電気
的に接続されたＰ型拡散領域９とＮ＋型拡散領域７、Ｐ
型拡散領域１３及びＮ＋型拡散領域１４からなるＮＰＮ
型トランジスタが同時に入っている場合、Ｐ型拡散領域
がＮ型エピタキシャル層の電位よりも上るため、Ｐ型拡
散領域２をエミッタ、Ｎ型エピタキシャル層４をベース
、ＮＰＮ型トランジスタのベース１３をコレクタとずる
寄生ＰＮＰが生じ、この寄生ＰＮＰがＮＰＮ型トランジ
スタと第４図の様に接続され、サイリスタ構造となり回
路動作上不都合な動作をすることがある。
が電源電圧以一ＥになるとＰ型拡散領域９とＮ型エピタ
キシャル層４で格或される保護ダイオードが導通するた
め、端子電圧はＮ型エピタキシャル層４より約０．７Ｖ
高い電位となる。この時、保護ダイオードのアノード側
、即ち端子側と他のＮ聖エピタキシャル層中のＰ型拡散
領域とがアルミ配線により電気的に接続されていると、
そのＰ型拡散領域も端子と同電位となる。特に、第３図
のように同じＮ型エピタキシャル層４中に、端子と電気
的に接続されたＰ型拡散領域９とＮ＋型拡散領域７、Ｐ
型拡散領域１３及びＮ＋型拡散領域１４からなるＮＰＮ
型トランジスタが同時に入っている場合、Ｐ型拡散領域
がＮ型エピタキシャル層の電位よりも上るため、Ｐ型拡
散領域２をエミッタ、Ｎ型エピタキシャル層４をベース
、ＮＰＮ型トランジスタのベース１３をコレクタとずる
寄生ＰＮＰが生じ、この寄生ＰＮＰがＮＰＮ型トランジ
スタと第４図の様に接続され、サイリスタ構造となり回
路動作上不都合な動作をすることがある。
従って、上述した寄生トランジスタの発生による不都合
な動作を防止するため、端子と電気的に接続されたＰ型
拡散領域９を単独で絶縁分離し、そのＮ型エピタキシャ
ル領域を電源電圧でバイアスする方法がある．しかし、
この対策では端子に連なるＰ型拡散領域が複数個ある場
合、それらの素子のみを絶縁分離する必要があるため、
半導体集積回路のチップ面積が増大するという欠点があ
った．又、破壊，寄生効果等の誤動作を防止するため、
Ｐ型拡散領域を半導体集積回路装置の外部に出して、外
付抵抗の使う方法もあるが、これは外付部品点数の増加
及び端子数の増加等でチップ面積が増大しコストアップ
になるという欠点があった。
な動作を防止するため、端子と電気的に接続されたＰ型
拡散領域９を単独で絶縁分離し、そのＮ型エピタキシャ
ル領域を電源電圧でバイアスする方法がある．しかし、
この対策では端子に連なるＰ型拡散領域が複数個ある場
合、それらの素子のみを絶縁分離する必要があるため、
半導体集積回路のチップ面積が増大するという欠点があ
った．又、破壊，寄生効果等の誤動作を防止するため、
Ｐ型拡散領域を半導体集積回路装置の外部に出して、外
付抵抗の使う方法もあるが、これは外付部品点数の増加
及び端子数の増加等でチップ面積が増大しコストアップ
になるという欠点があった。
本発明の目的は、破壊，寄生効果等の誤動作を防止でき
しかもチップサイズを小さくすることが可能な半導体集
積回路装置を提供することにある。
しかもチップサイズを小さくすることが可能な半導体集
積回路装置を提供することにある。
本発明の半導体集積回路装置は、一導電型半導体基板上
の逆導電型エピタキシャル層表面から前記一導電型半導
体基板にかけて選択的に設けられた一導電型分離領域に
より区画された素子領域と、前記エピタキシャル層表面
に選択的に設けられた複数個の一導電型拡散領域と、前
記複数の一導電型拡散領域と接続され前記逆導電型エピ
タキシャル層とショットキーバリヤーダイオードを形成
するボンディング用金属電極とを有することを特徴とす
る。
の逆導電型エピタキシャル層表面から前記一導電型半導
体基板にかけて選択的に設けられた一導電型分離領域に
より区画された素子領域と、前記エピタキシャル層表面
に選択的に設けられた複数個の一導電型拡散領域と、前
記複数の一導電型拡散領域と接続され前記逆導電型エピ
タキシャル層とショットキーバリヤーダイオードを形成
するボンディング用金属電極とを有することを特徴とす
る。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示す半導体集積回路装置の
チップの縦断面図である．本実施例では、シリコンから
なるＰ型半導体基板６及びＮ型エピタキシャル層４を含
んでなるチップのエピタキシャル層４の表面からＰ型基
板７にかけて選択的に設けられたＰ＋型分離領域３によ
りそれぞれの素子形戊領域に区画されている．Ｎ型エピ
タキシャル層４とボンディングパッド用電極１とが電気
的に接続され、図面には示していないが、Ｎ型エピタキ
シャル層４上には複数個のＰ型拡散領域が形或され素子
を形成しており、電極１と接続している。更に、ボンデ
ィングパッド用電極１をアノード、Ｎ型エピタキシャル
層４をカソードとする保護ダイオードとしてのショット
キーバリヤーダイオードを構成し、がっ、Ｎ型エピタキ
シャルＮ４をＮ＋型高濃度拡散領域７を介して電源電圧
用アルミ電極で電源電圧でバイアスされた構成を有する
ものである。第２図はその等価回路図である。
チップの縦断面図である．本実施例では、シリコンから
なるＰ型半導体基板６及びＮ型エピタキシャル層４を含
んでなるチップのエピタキシャル層４の表面からＰ型基
板７にかけて選択的に設けられたＰ＋型分離領域３によ
りそれぞれの素子形戊領域に区画されている．Ｎ型エピ
タキシャル層４とボンディングパッド用電極１とが電気
的に接続され、図面には示していないが、Ｎ型エピタキ
シャル層４上には複数個のＰ型拡散領域が形或され素子
を形成しており、電極１と接続している。更に、ボンデ
ィングパッド用電極１をアノード、Ｎ型エピタキシャル
層４をカソードとする保護ダイオードとしてのショット
キーバリヤーダイオードを構成し、がっ、Ｎ型エピタキ
シャルＮ４をＮ＋型高濃度拡散領域７を介して電源電圧
用アルミ電極で電源電圧でバイアスされた構成を有する
ものである。第２図はその等価回路図である。
上記の構或で、ボンディングパッド用アルミ電極の電位
が電源電圧以上になると、上記ショットキーバリヤーダ
イオードが導通し、端子に流入する電流は保護ダイオー
ドとなる上記ショットキーバリヤーダイオードを介して
Ｎ＋高濃度拡散領域及び電源電圧用アルミ電極を介して
電源端子に流入する。この時、ショットキーバリヤーダ
イオードの順方向電圧は、Ｐ型拡散領域及びＮ型エピタ
キシャル層で形成されるダイオードの順方向電圧と比較
し半分以下の値となる。
が電源電圧以上になると、上記ショットキーバリヤーダ
イオードが導通し、端子に流入する電流は保護ダイオー
ドとなる上記ショットキーバリヤーダイオードを介して
Ｎ＋高濃度拡散領域及び電源電圧用アルミ電極を介して
電源端子に流入する。この時、ショットキーバリヤーダ
イオードの順方向電圧は、Ｐ型拡散領域及びＮ型エピタ
キシャル層で形成されるダイオードの順方向電圧と比較
し半分以下の値となる。
従って、ボンディングパッド用アルミ電極にＮ型エピタ
キシャル層中に設けられた複数個のＰ型拡散領域が電気
的に接続された状態でも、ボンディングバッド用アルミ
電極１が電源電圧以上に上った場合、上記説明により、
Ｐ型拡散領域及びＮ型エピタキシャル層とで形成される
ダイオードは順電位にならないため、遮断状態となり、
破壊，寄生等による誤動作は生じない。
キシャル層中に設けられた複数個のＰ型拡散領域が電気
的に接続された状態でも、ボンディングバッド用アルミ
電極１が電源電圧以上に上った場合、上記説明により、
Ｐ型拡散領域及びＮ型エピタキシャル層とで形成される
ダイオードは順電位にならないため、遮断状態となり、
破壊，寄生等による誤動作は生じない。
尚、図中５はＰ型基板６とＮ型エピタキシャル層４との
界面とその近傍に選択的に設けられたＮ＋型高濃度埋込
み層であり、Ｎ型エピタキシャル層４の動作抵抗を低減
するものであり、特に本発明によって本質的なものでは
ない。
界面とその近傍に選択的に設けられたＮ＋型高濃度埋込
み層であり、Ｎ型エピタキシャル層４の動作抵抗を低減
するものであり、特に本発明によって本質的なものでは
ない。
以上説明したように本発明は、ボンディングパッド用ア
ルミ電極と電源電圧でバイアスされたＮ型エピタキシャ
ル層とでショットキーバリヤーダイオードにより保護ダ
イオードを楕或することにおり、ボンディングパッド用
アルミ電極が電源電圧以上になっても、シゴットキーバ
リャーダイオードの順方向電圧でクランプされるための
、ボンディングパッド用アルミ電極に複数個のＰ型拡散
領域が接続されていても、破壊・寄生効果等の誤動作を
発生することもなく、従って、これらＰ型拡敗領域のみ
を絶縁分離したりする必要がないため、チップサイズを
小さくできるという効果がある．
ルミ電極と電源電圧でバイアスされたＮ型エピタキシャ
ル層とでショットキーバリヤーダイオードにより保護ダ
イオードを楕或することにおり、ボンディングパッド用
アルミ電極が電源電圧以上になっても、シゴットキーバ
リャーダイオードの順方向電圧でクランプされるための
、ボンディングパッド用アルミ電極に複数個のＰ型拡散
領域が接続されていても、破壊・寄生効果等の誤動作を
発生することもなく、従って、これらＰ型拡敗領域のみ
を絶縁分離したりする必要がないため、チップサイズを
小さくできるという効果がある．
第１図は本発明の一実施例を示す半導体チップの断面図
、第２図はその等価回路図、第３図は従来技術の実施例
を示す半導体チップの断面図、第４図は第３図でボンデ
ィングパッド用アルミ電極がｔｉ電圧以上に上った時に
発生する寄生トランジスタの等価回路図である。
、第２図はその等価回路図、第３図は従来技術の実施例
を示す半導体チップの断面図、第４図は第３図でボンデ
ィングパッド用アルミ電極がｔｉ電圧以上に上った時に
発生する寄生トランジスタの等価回路図である。
Claims (1)
- 一導電型半導体基板上の逆導電型エピタキシャル層表面
から前記一導電型半導体基板にかけて選択的に設けられ
た一導電型分離領域により区画された素子領域と、前記
エピタキシャル層表面に選択的に設けられた複数個の一
導電型拡散領域と、前記複数の一導電型拡散領域と接続
され前記逆導電型エピタキシャル層とショットキーバリ
ヤーダイオードを形成するボンディング用金属電極とを
有することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194955A JP2901275B2 (ja) | 1989-07-26 | 1989-07-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194955A JP2901275B2 (ja) | 1989-07-26 | 1989-07-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0358468A true JPH0358468A (ja) | 1991-03-13 |
| JP2901275B2 JP2901275B2 (ja) | 1999-06-07 |
Family
ID=16333109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1194955A Expired - Lifetime JP2901275B2 (ja) | 1989-07-26 | 1989-07-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2901275B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004064088A (ja) * | 2002-07-30 | 2004-02-26 | Agilent Technol Inc | 静電放電から保護される薄膜共振器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256767A (ja) * | 1985-05-10 | 1986-11-14 | Nec Corp | 半導体装置 |
-
1989
- 1989-07-26 JP JP1194955A patent/JP2901275B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256767A (ja) * | 1985-05-10 | 1986-11-14 | Nec Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004064088A (ja) * | 2002-07-30 | 2004-02-26 | Agilent Technol Inc | 静電放電から保護される薄膜共振器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2901275B2 (ja) | 1999-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3342918B2 (ja) | 集積回路における静電的放電に対してパッドを保護するためのダイオード構造 | |
| JPS6358380B2 (ja) | ||
| JPH0662529A (ja) | 静電放電に対する集積回路の保護装置 | |
| US4963970A (en) | Vertical MOSFET device having protector | |
| US4543593A (en) | Semiconductor protective device | |
| JPH03224263A (ja) | Ｃｍｏｓ集積回路の静電放電保護構造 | |
| JP3559075B2 (ja) | Ｃｍｏｓ技術の集積電子回路用の極性反転保護装置 | |
| JPH0358468A (ja) | 半導体集積回路装置 | |
| JP2611639B2 (ja) | 半導体装置 | |
| JP2854900B2 (ja) | 半導体装置 | |
| JPH0478162A (ja) | 集積回路用保護装置 | |
| JPH11168181A (ja) | 静電放電の保護回路、これを備えるトランジスタおよび半導体素子 | |
| JP2776569B2 (ja) | 半導体装置 | |
| JPH0629466A (ja) | 半導体集積回路 | |
| JPS58186959A (ja) | 半導体装置 | |
| JPH0364959A (ja) | 半導体集積回路 | |
| JPS6156458A (ja) | 半導体装置 | |
| JP3135277B2 (ja) | 過電圧保護装置 | |
| JPS6336554A (ja) | 半導体装置 | |
| JPS59200454A (ja) | 静電破壊保護素子 | |
| JP2830584B2 (ja) | 定電圧ダイオード | |
| JP2830092B2 (ja) | 半導体装置の静電保護素子 | |
| JPS6246987B2 (ja) | ||
| JPS587845A (ja) | バイポ−ラ集積回路の保護回路 | |
| JPH0714023B2 (ja) | 半導体装置 |