JPH0714023B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0714023B2 JPH0714023B2 JP61230400A JP23040086A JPH0714023B2 JP H0714023 B2 JPH0714023 B2 JP H0714023B2 JP 61230400 A JP61230400 A JP 61230400A JP 23040086 A JP23040086 A JP 23040086A JP H0714023 B2 JPH0714023 B2 JP H0714023B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は静電破壊から回路素子を保護する半導体装置に
関するものである。
関するものである。
従来の技術 従来より、半導体集積回路を静電気から保護するため
に、入力端子に静電破壊防止用の保護回路を挿入し、集
積化することが行なわれている。その一例として、第３
図のように入力端子11と電源Vccの間にダイオードD2を
入れ、入力端子11と接地GNDの間にダイオードD3を入れ
る方法がある。このように構成された保護回路は、入力
端子11に正の静電気が印加されると、ダイオードD2が順
方向にバイアスされて導通し、ダイオードD2を通って電
源Vccに電流が流れ込み、また、入力端子11に負の静電
気が印加されると、ダイオードD3が順方向にバイアスさ
れて導通し、ダイオードD3を通って接地GNDから入力端
子11へ電流が流れるので、電源Vccと接地GND間に接続さ
れた回路素子（図示せず）を静電気から保護することが
できる。
に、入力端子に静電破壊防止用の保護回路を挿入し、集
積化することが行なわれている。その一例として、第３
図のように入力端子11と電源Vccの間にダイオードD2を
入れ、入力端子11と接地GNDの間にダイオードD3を入れ
る方法がある。このように構成された保護回路は、入力
端子11に正の静電気が印加されると、ダイオードD2が順
方向にバイアスされて導通し、ダイオードD2を通って電
源Vccに電流が流れ込み、また、入力端子11に負の静電
気が印加されると、ダイオードD3が順方向にバイアスさ
れて導通し、ダイオードD3を通って接地GNDから入力端
子11へ電流が流れるので、電源Vccと接地GND間に接続さ
れた回路素子（図示せず）を静電気から保護することが
できる。
発明が解決しようとする問題点 しかしながら、上記従来の保護回路を、電池を電源とす
る携帯用電子機器に搭載される半導体装置に内蔵する
と、電子機器内に装備された複数の半導体装置のうち、
電子機器の動作モードによって機能しない半導体装置へ
の電源供給を遮断し、電池の長寿命化が図られる。この
とき、入力端子11に印加される電圧が電源端子Vccの電
位より大きくなる現象が起きることがあり、その時、ダ
イオードD2が順方向導通して、相手側の半導体装置から
みた負荷インピーダンスを低下させることとなり、折
角、未使用状態の半導体装置の電源供給を遮断しても、
相手側の電源電流が増大させ、電子機器全体の消費電流
を殆ど削減することができない。また、相手側の出力端
子の電圧を低下させ、その出力端子に接続された第３者
の半導体装置が誤動作する要因になりかねないという問
題点があった。
る携帯用電子機器に搭載される半導体装置に内蔵する
と、電子機器内に装備された複数の半導体装置のうち、
電子機器の動作モードによって機能しない半導体装置へ
の電源供給を遮断し、電池の長寿命化が図られる。この
とき、入力端子11に印加される電圧が電源端子Vccの電
位より大きくなる現象が起きることがあり、その時、ダ
イオードD2が順方向導通して、相手側の半導体装置から
みた負荷インピーダンスを低下させることとなり、折
角、未使用状態の半導体装置の電源供給を遮断しても、
相手側の電源電流が増大させ、電子機器全体の消費電流
を殆ど削減することができない。また、相手側の出力端
子の電圧を低下させ、その出力端子に接続された第３者
の半導体装置が誤動作する要因になりかねないという問
題点があった。
また、通常の電源電圧が電源端子Vccに印加され、被保
護回路である電子回路が動作状態にある時に、負の静電
気（又は外来雑音）が入力端子11に印加されるという不
測の事故が起きると、ダイオードD2を構成するN-型の島
をエミッタとし、それと隣接したN-型の島（他の素子を
形成するための島、例えば、NPNトランジスタのコレク
タ用の島）をコレクタとし、その間の分離領域をベース
とする横方向の寄生トランジスタが導通して、被保護回
路が誤動作するという問題点もあった。
護回路である電子回路が動作状態にある時に、負の静電
気（又は外来雑音）が入力端子11に印加されるという不
測の事故が起きると、ダイオードD2を構成するN-型の島
をエミッタとし、それと隣接したN-型の島（他の素子を
形成するための島、例えば、NPNトランジスタのコレク
タ用の島）をコレクタとし、その間の分離領域をベース
とする横方向の寄生トランジスタが導通して、被保護回
路が誤動作するという問題点もあった。
このような問題点を鑑みて、本発明は、静電気から半導
体装置を保護するだけでなく、保護回路の構成上で発生
する寄生素子の誤動作を防止し、被保護回路である電子
回路の正常動作を図ることを目的とする。
体装置を保護するだけでなく、保護回路の構成上で発生
する寄生素子の誤動作を防止し、被保護回路である電子
回路の正常動作を図ることを目的とする。
問題点を解決するための手段 この目的を達成するために、本発明の半導体集積回路
は、一導電型半導体基板（１）の主面に形成された逆導
電型エピタキシャル層を画定してエピタキシャル島
（３）を形成する一導電型の分離領域（４）と、前記エ
ピタキシャル島の主面に形成されたショットキー領域
（８）を包囲し、且つ、一部を前記分離領域（４）に重
ねて前記エピタキシャル島（３）の主面の一部を覆うよ
うに形成した一導電型の第１の領域（５）と、前記エピ
タキシャル島（３）内にあって前記第１の領域（５）よ
り外側のそれとは離間する位置に形成された逆導電型の
第２の領域（６）と、前記第１の領域内に形成された逆
導電型の第３の領域（７）と、被保護回路に接続される
入力端子（９）とを備え、前記第２の領域（６）が前記
入力端子に接続され、且つ、前記分離領域（４）と前記
第３の領域（７）とが接地されているものである。
は、一導電型半導体基板（１）の主面に形成された逆導
電型エピタキシャル層を画定してエピタキシャル島
（３）を形成する一導電型の分離領域（４）と、前記エ
ピタキシャル島の主面に形成されたショットキー領域
（８）を包囲し、且つ、一部を前記分離領域（４）に重
ねて前記エピタキシャル島（３）の主面の一部を覆うよ
うに形成した一導電型の第１の領域（５）と、前記エピ
タキシャル島（３）内にあって前記第１の領域（５）よ
り外側のそれとは離間する位置に形成された逆導電型の
第２の領域（６）と、前記第１の領域内に形成された逆
導電型の第３の領域（７）と、被保護回路に接続される
入力端子（９）とを備え、前記第２の領域（６）が前記
入力端子に接続され、且つ、前記分離領域（４）と前記
第３の領域（７）とが接地されているものである。
作用 この構造によって、入力端子に負の静電気が印加された
場合には、ショットキーダイオードの順方向導通によっ
て、接地GNDから入力端子９に向かって電流が流れて、
入力電圧がダイオード電圧で制限され、被保護回路の素
子を保護することができる。また、このショットキーダ
イオードD1のダイオード電圧がPN接合ダイオードより小
さいため、寄生の横方向トランジスタが導通する心配が
なく、通常の電源電圧が電源端子Vccに印加されていて
も、被保護回路がそれによって誤動作することはない。
場合には、ショットキーダイオードの順方向導通によっ
て、接地GNDから入力端子９に向かって電流が流れて、
入力電圧がダイオード電圧で制限され、被保護回路の素
子を保護することができる。また、このショットキーダ
イオードD1のダイオード電圧がPN接合ダイオードより小
さいため、寄生の横方向トランジスタが導通する心配が
なく、通常の電源電圧が電源端子Vccに印加されていて
も、被保護回路がそれによって誤動作することはない。
次に、正の静電気が入力端子に印加された場合は、トラ
ンジスタのコレクタ・ベース間のブレークダウン現象に
よって、静電気の電流がトランジスタのコレクタからベ
ースに流れ、ベースの広がり抵抗の電圧降下によってベ
ース電位が0.7Vまで上昇すると、コレクタからエミッタ
に向かって大量の電流が流れ、静電気の電荷を接地GND
側に放電して、被保護回路の素子を保護することができ
る。また、電源端子Vccと入力端子９との間に保護素子
（例えばダイオード）を有しないため、電源端子の印加
電圧を越える入力電圧が入力端子に印加されても、入力
端子が低インピーダンスにならないため、他の半導体装
置を直結した状態で、一方の電源電圧を選択的に遮断し
ても、他方の半導体装置に悪影響を与えないようにする
ことができる。
ンジスタのコレクタ・ベース間のブレークダウン現象に
よって、静電気の電流がトランジスタのコレクタからベ
ースに流れ、ベースの広がり抵抗の電圧降下によってベ
ース電位が0.7Vまで上昇すると、コレクタからエミッタ
に向かって大量の電流が流れ、静電気の電荷を接地GND
側に放電して、被保護回路の素子を保護することができ
る。また、電源端子Vccと入力端子９との間に保護素子
（例えばダイオード）を有しないため、電源端子の印加
電圧を越える入力電圧が入力端子に印加されても、入力
端子が低インピーダンスにならないため、他の半導体装
置を直結した状態で、一方の電源電圧を選択的に遮断し
ても、他方の半導体装置に悪影響を与えないようにする
ことができる。
実施例 電源電圧よりも高い入力電圧を保障することができる半
導体集積回路の一実施例として、第１図，第２図を用い
て説明する。保護用素子は、第１図斜視断面図に示すよ
うに、Ｐ型シリコン基板１、埋込層と呼ばれる高不純物
濃度層２の上に、Ｎ型シリコン層３をエピタキシャル成
長させ、さらに、このＮ型シリコン層３をＰ型分離領域
４で囲んで島領域を形成し、島領域中に、トランジスタ
のベース領域で、かつ、ダイオードのアノード領域とな
るＰ型領域５を作り込み、さらにトランジスタのコレク
タ領域となるN+領域６と、Ｐ型領域５の中にトランジス
タのエミッタ領域となるN+型領域７を同時に形成する。
N+型領域６（トランジスタのコレクタ領域でかつダイオ
ードのカソード領域）に信号入力用電極（図示せず）を
接続し、N+型領域７（トランジスタのエミッタ領域）に
半導体基板へ接続する配線層（図示せず）が形成され、
また、配線層がＮ型シリコン層３に直接接することによ
り、ショットキーダイオードのショットキー領域８を形
成する。なお、第１図のように、Ｐ型領域５（トランジ
スタのベースでかつダイオードのアノード領域）は、直
接、Ｐ型分離領域４と接していることにより接地される
ので、Ｐ型領域５（トランジスタのベース領域で、か
つ、ダイオードのアノード領域）内に、コンタクトを取
る必要や配線を行なう必要がなく、また、Ｐ型領域５
（トランジスタのベース領域で、かつアノード領域）と
Ｐ型分離領域４との間にマスク余裕をとる必要もないの
で、マスク上の面積を縮小することができる。さらに、
Ｐ型分離領域５（トランジスタのベース領域で、かつダ
イオードのアノード領域）に比べてN+型領域７（トラン
ジスタのエミッタ領域）のコンタクトを小さくとること
によって、ベースの広がり抵抗ができる。
導体集積回路の一実施例として、第１図，第２図を用い
て説明する。保護用素子は、第１図斜視断面図に示すよ
うに、Ｐ型シリコン基板１、埋込層と呼ばれる高不純物
濃度層２の上に、Ｎ型シリコン層３をエピタキシャル成
長させ、さらに、このＮ型シリコン層３をＰ型分離領域
４で囲んで島領域を形成し、島領域中に、トランジスタ
のベース領域で、かつ、ダイオードのアノード領域とな
るＰ型領域５を作り込み、さらにトランジスタのコレク
タ領域となるN+領域６と、Ｐ型領域５の中にトランジス
タのエミッタ領域となるN+型領域７を同時に形成する。
N+型領域６（トランジスタのコレクタ領域でかつダイオ
ードのカソード領域）に信号入力用電極（図示せず）を
接続し、N+型領域７（トランジスタのエミッタ領域）に
半導体基板へ接続する配線層（図示せず）が形成され、
また、配線層がＮ型シリコン層３に直接接することによ
り、ショットキーダイオードのショットキー領域８を形
成する。なお、第１図のように、Ｐ型領域５（トランジ
スタのベースでかつダイオードのアノード領域）は、直
接、Ｐ型分離領域４と接していることにより接地される
ので、Ｐ型領域５（トランジスタのベース領域で、か
つ、ダイオードのアノード領域）内に、コンタクトを取
る必要や配線を行なう必要がなく、また、Ｐ型領域５
（トランジスタのベース領域で、かつアノード領域）と
Ｐ型分離領域４との間にマスク余裕をとる必要もないの
で、マスク上の面積を縮小することができる。さらに、
Ｐ型分離領域５（トランジスタのベース領域で、かつダ
イオードのアノード領域）に比べてN+型領域７（トラン
ジスタのエミッタ領域）のコンタクトを小さくとること
によって、ベースの広がり抵抗ができる。
以上の構造により、第２図に示すように、N+型領域７を
エミッタ、Ｐ型領域５をベース、N+型領域６をコレクタ
としたNPNトランジスタQ1と、N+型領域６をカソード、
ショットキー領域８をアノードとするショットキーダイ
オードD1が形成され、NPNトランジスタQ1のコレクタと
ショットキーダイオードD1のカソードが信号入力端子９
となり、NPNトランジスタQ1のベースとエミッタ、ショ
ットキーダイオードD1のアノードが接地された保護回路
が構成される。この構造によって負の静電気が生じた場
合には、ショットキーダイオードD1を通して接地GNDか
ら電流が流れ、正の静電気が生じた場合には、その電流
がトランジスタQ1のコレクタからベースに流れ、ベース
の電位が0.7Vに上がり、ベース，エミッタ間は順バイア
スされ、コレクタからエミッタへ大きな電流を流すこと
ができ、集積回路が破壊されることなく、その電荷を低
いインピーダンス部を通じて流すことができる。
エミッタ、Ｐ型領域５をベース、N+型領域６をコレクタ
としたNPNトランジスタQ1と、N+型領域６をカソード、
ショットキー領域８をアノードとするショットキーダイ
オードD1が形成され、NPNトランジスタQ1のコレクタと
ショットキーダイオードD1のカソードが信号入力端子９
となり、NPNトランジスタQ1のベースとエミッタ、ショ
ットキーダイオードD1のアノードが接地された保護回路
が構成される。この構造によって負の静電気が生じた場
合には、ショットキーダイオードD1を通して接地GNDか
ら電流が流れ、正の静電気が生じた場合には、その電流
がトランジスタQ1のコレクタからベースに流れ、ベース
の電位が0.7Vに上がり、ベース，エミッタ間は順バイア
スされ、コレクタからエミッタへ大きな電流を流すこと
ができ、集積回路が破壊されることなく、その電荷を低
いインピーダンス部を通じて流すことができる。
発明の効果 本発明は、静電気による破壊から被保護回路を保護する
だけでなく、半導体装置の通常動作状態において、電源
電圧Vccより大きな入力信号が印加された時でも、それ
とは逆極性の入力信号が入力された時でも、寄生素子
（トランジスタやダイオード）の誤動作を防止して、半
導体装置の正常動作が図れるという格別の効果を奏す
る。
だけでなく、半導体装置の通常動作状態において、電源
電圧Vccより大きな入力信号が印加された時でも、それ
とは逆極性の入力信号が入力された時でも、寄生素子
（トランジスタやダイオード）の誤動作を防止して、半
導体装置の正常動作が図れるという格別の効果を奏す
る。
第１図は本発明の静電破壊防止用集積回路の斜視断面
図、第２図は本発明を適用した一実施例の回路図、第３
図は従来例の回路図である。 １……Ｐ型シリコン基板、２……N+型シリコン層、３…
…Ｎ型シリコン層（エピタキシャル層）、４……Ｐ型分
離領域、５……Ｐ型領域（トランジスタのベースおよび
ダイオードのアノード領域）、６……N+型領域（トラン
ジスタのコレクタおよびダイオードのカソード領域）、
７……N+型領域（トランジスタのエミッタ領域）、８…
…ショットキー領域、９……入力端子、10……出力端
子、11……入力端子。
図、第２図は本発明を適用した一実施例の回路図、第３
図は従来例の回路図である。 １……Ｐ型シリコン基板、２……N+型シリコン層、３…
…Ｎ型シリコン層（エピタキシャル層）、４……Ｐ型分
離領域、５……Ｐ型領域（トランジスタのベースおよび
ダイオードのアノード領域）、６……N+型領域（トラン
ジスタのコレクタおよびダイオードのカソード領域）、
７……N+型領域（トランジスタのエミッタ領域）、８…
…ショットキー領域、９……入力端子、10……出力端
子、11……入力端子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/62 27/06 Ｈ０１Ｌ 23/56 Ｂ Ａ (72)発明者 田手原 健一 大阪府門真市大字門真1006番地 松下電子 工業株式会社内 (72)発明者 谷口 正記 大阪府門真市大字門真1006番地 松下電子 工業株式会社内 (56)参考文献 特開 昭50−3579（ＪＰ，Ａ) 実開 昭53−159267（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】一導電型半導体基板の主面に形成された逆
導電型エピタキシャル層を画定してエピタキシャル島を
形成する一導電型の分離領域と、 前記エピタキシャル島の主面に形成されたショットキー
領域を包囲し、且つ、一部を前記分離領域に重ねて前記
エピタキシャル島の主面の一部を覆うように形成した一
導電型の第１の領域と、 前記エピタキシャル島内にあって前記第１の領域より外
側のそれとは離間する位置に形成された逆導電型の第２
の領域と、 前記第１の領域内に形成された逆導電型の第３の領域
と、 被保護回路に接続される入力端子とを備え、 前記第２の領域が前記入力端子に接続され、且つ前記分
離領域と前記第３の領域とが接地されていることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61230400A JPH0714023B2 (ja) | 1986-09-29 | 1986-09-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61230400A JPH0714023B2 (ja) | 1986-09-29 | 1986-09-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6384146A JPS6384146A (ja) | 1988-04-14 |
| JPH0714023B2 true JPH0714023B2 (ja) | 1995-02-15 |
Family
ID=16907285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61230400A Expired - Lifetime JPH0714023B2 (ja) | 1986-09-29 | 1986-09-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714023B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS568501B2 (ja) * | 1973-05-12 | 1981-02-24 | ||
| JPS574431Y2 (ja) * | 1977-05-20 | 1982-01-27 |
-
1986
- 1986-09-29 JP JP61230400A patent/JPH0714023B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6384146A (ja) | 1988-04-14 |
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