JP3135363B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3135363B2 JP3135363B2 JP04153255A JP15325592A JP3135363B2 JP 3135363 B2 JP3135363 B2 JP 3135363B2 JP 04153255 A JP04153255 A JP 04153255A JP 15325592 A JP15325592 A JP 15325592A JP 3135363 B2 JP3135363 B2 JP 3135363B2
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- Japan
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- transistor
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- collector
- integrated circuit
- semiconductor integrated
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、信号入出力端子に負電
圧が印加された場合でも寄生トランジスタが発生しない
半導体集積回路に関し、例えば家庭用電化製品などに搭
載されるインバータ回路等に使用されるものである。
圧が印加された場合でも寄生トランジスタが発生しない
半導体集積回路に関し、例えば家庭用電化製品などに搭
載されるインバータ回路等に使用されるものである。
【０００２】
【従来の技術】以下従来の半導体集積回路について説明
する。図３は従来の半導体集積回路の要部回路図であ
る。図３において７は信号入出力端子、８は信号源イン
ピーダンス（ＲS）、９はＰＮＰトランジスタ（Ｑ
１）、１０は半導体集積回路内に発生した寄生トランジ
スタ（Ｑ２）、１１はＰＮＰトランジスタ（Ｑ３）、１
２は交流電源である。
する。図３は従来の半導体集積回路の要部回路図であ
る。図３において７は信号入出力端子、８は信号源イン
ピーダンス（ＲS）、９はＰＮＰトランジスタ（Ｑ
１）、１０は半導体集積回路内に発生した寄生トランジ
スタ（Ｑ２）、１１はＰＮＰトランジスタ（Ｑ３）、１
２は交流電源である。
【０００３】また図４は従来の半導体集積回路の要部断
面図であり、動作を説明するために図３に示す回路部分
を記入している。図４において、１３はトランジスタや
抵抗が形成された島領域を分離するＰ型分離領域で接地
されており、１４はＰＮＰトランジスタ９（Ｑ１）、１
１（Ｑ３）のベースで不純物濃度の低いＮ型領域、１５
はＰＮＰトランジスタ９（Ｑ１）、１１（Ｑ３）のエミ
ッタでＰ型領域、１６はＰＮＰトランジスタ９（Ｑ
１）、１１（Ｑ３）のコレクタでＰ型領域、１７はＰＮ
Ｐトランジスタ９（Ｑ１）、１１（Ｑ３）のベース１４
とアルミ配線とのコンタクトをとるためのコンタクト領
域で高濃度のＮ型領域である。
面図であり、動作を説明するために図３に示す回路部分
を記入している。図４において、１３はトランジスタや
抵抗が形成された島領域を分離するＰ型分離領域で接地
されており、１４はＰＮＰトランジスタ９（Ｑ１）、１
１（Ｑ３）のベースで不純物濃度の低いＮ型領域、１５
はＰＮＰトランジスタ９（Ｑ１）、１１（Ｑ３）のエミ
ッタでＰ型領域、１６はＰＮＰトランジスタ９（Ｑ
１）、１１（Ｑ３）のコレクタでＰ型領域、１７はＰＮ
Ｐトランジスタ９（Ｑ１）、１１（Ｑ３）のベース１４
とアルミ配線とのコンタクトをとるためのコンタクト領
域で高濃度のＮ型領域である。
【０００４】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、以下に示す課題を有していた。信号入出
力端子７に交流電源１２から図５に示すピーク電圧がＶ
Mの信号波形を持つ入力信号ＶSを入力すると、(I) の期
間ではＰ型分離領域１３とＮ型のベース１４とのＰＮ接
合が逆バイアス（Ｎ型のベース領域１４に対してＰ型の
分離領域１３を負にする電圧を印加）されており、寄生
トランジスタ１０（Ｑ２）が発生せず回路は正常に動作
する。したがって入力信号ＶSは正しく信号入出力端子
７にかかることになる。
来の構成では、以下に示す課題を有していた。信号入出
力端子７に交流電源１２から図５に示すピーク電圧がＶ
Mの信号波形を持つ入力信号ＶSを入力すると、(I) の期
間ではＰ型分離領域１３とＮ型のベース１４とのＰＮ接
合が逆バイアス（Ｎ型のベース領域１４に対してＰ型の
分離領域１３を負にする電圧を印加）されており、寄生
トランジスタ１０（Ｑ２）が発生せず回路は正常に動作
する。したがって入力信号ＶSは正しく信号入出力端子
７にかかることになる。
【０００５】一方(II)の期間ではＰ型分離領域１３とＮ
型のベース１４とのＰＮ接合が順バイアス（Ｎ型のベー
ス領域１４に対してＰ型の分離領域１３を正にする電圧
を印加）されるため、寄生トランジスタ１０（Ｑ２）が
発生し、信号入出力端子７の電位は寄生トランジスタ１
０（Ｑ２）のベース・エミッタ間電圧ＶF以下には下が
らない。このとき寄生トランジスタ１０（Ｑ２）が発生
すると、そのコレクタは隣接するＰＮＰトランジスタ１
１（Ｑ３）のベース１４を形成するＮ-型領域から電流
を引き込み、図５に示すように（ＶM−ＶF）／ＲSの電
流が流れる。
型のベース１４とのＰＮ接合が順バイアス（Ｎ型のベー
ス領域１４に対してＰ型の分離領域１３を正にする電圧
を印加）されるため、寄生トランジスタ１０（Ｑ２）が
発生し、信号入出力端子７の電位は寄生トランジスタ１
０（Ｑ２）のベース・エミッタ間電圧ＶF以下には下が
らない。このとき寄生トランジスタ１０（Ｑ２）が発生
すると、そのコレクタは隣接するＰＮＰトランジスタ１
１（Ｑ３）のベース１４を形成するＮ-型領域から電流
を引き込み、図５に示すように（ＶM−ＶF）／ＲSの電
流が流れる。
【０００６】すなわち、半導体集積回路におけるＮ-型
領域にはＰＮＰトランジスタのベース、ＮＰＮトランジ
スタのコレクタおよび抵抗形成用の島領域とがあるが、
オフのＰＮＰトランジスタが隣接していれば寄生トラン
ジスタ１０（Ｑ２）によりベース電流が引かれるのでオ
ンし、オフのＮＰＮトランジスタが隣接していれば寄生
トランジスタ１０（Ｑ２）がＮＰＮトランジスタのコレ
クタ電流を流すことになり、誤動作する。
領域にはＰＮＰトランジスタのベース、ＮＰＮトランジ
スタのコレクタおよび抵抗形成用の島領域とがあるが、
オフのＰＮＰトランジスタが隣接していれば寄生トラン
ジスタ１０（Ｑ２）によりベース電流が引かれるのでオ
ンし、オフのＮＰＮトランジスタが隣接していれば寄生
トランジスタ１０（Ｑ２）がＮＰＮトランジスタのコレ
クタ電流を流すことになり、誤動作する。
【０００７】したがって従来の集積回路では、信号入出
力端子に集積回路の外側からショットキーダイオード等
の順バイアス電圧（図５のＶFに相当する電圧）の小さ
い素子を介して接地することにより信号入出力端子の電
圧が下がらないようにしていた。
力端子に集積回路の外側からショットキーダイオード等
の順バイアス電圧（図５のＶFに相当する電圧）の小さ
い素子を介して接地することにより信号入出力端子の電
圧が下がらないようにしていた。
【０００８】本発明は上記の従来の課題を解決するもの
で、信号入出力端子に負電圧がかかっても寄生トランジ
スタが発生しない半導体集積回路を提供することを目的
とする。
で、信号入出力端子に負電圧がかかっても寄生トランジ
スタが発生しない半導体集積回路を提供することを目的
とする。
【０００９】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体集積回路は、コレクタがベースに接続
された第１のＮＰＮトランジスタと、第１のＮＰＮトラ
ンジスタとベースが共通接続された第２のＮＰＮトラン
ジスタと、コレクタがベースに接続されかつ第１のＮＰ
Ｎトランジスタとエミッタが共通接続された第１のＰＮ
Ｐトランジスタと、コレクタがベースに接続されかつ第
２のＮＰＮトランジスタとエミッタが共通接続された第
２のＰＮＰトランジスタとを有し、第１のＮＰＮトラン
ジスタのコレクタを電流源に、第２のＮＰＮトランジス
タのコレクタを電源端子に、第１のＰＮＰトランジスタ
のコレクタを接地電位に、第２のＰＮＰトランジスタの
コレクタを信号入出力端子にそれぞれ接続した構成を有
している。
に本発明の半導体集積回路は、コレクタがベースに接続
された第１のＮＰＮトランジスタと、第１のＮＰＮトラ
ンジスタとベースが共通接続された第２のＮＰＮトラン
ジスタと、コレクタがベースに接続されかつ第１のＮＰ
Ｎトランジスタとエミッタが共通接続された第１のＰＮ
Ｐトランジスタと、コレクタがベースに接続されかつ第
２のＮＰＮトランジスタとエミッタが共通接続された第
２のＰＮＰトランジスタとを有し、第１のＮＰＮトラン
ジスタのコレクタを電流源に、第２のＮＰＮトランジス
タのコレクタを電源端子に、第１のＰＮＰトランジスタ
のコレクタを接地電位に、第２のＰＮＰトランジスタの
コレクタを信号入出力端子にそれぞれ接続した構成を有
している。
【００１０】
【作用】この構成によって、ＰＮＰトランジスタのベー
ス電圧が順バイアスしない電圧以下に下がろうとすると
信号入出力端子に電流を流して電圧が下がらないように
し、寄生トランジスタが発生しないようにすることがで
きる。
ス電圧が順バイアスしない電圧以下に下がろうとすると
信号入出力端子に電流を流して電圧が下がらないように
し、寄生トランジスタが発生しないようにすることがで
きる。
【００１１】
【実施例】以下本発明の一実施例における半導体集積回
路について、図面を参照しながら説明する。図１は同半
導体集積回路の要部回路図である。図１において、１は
電流源、２は電源端子、３は第１のＮＰＮトランジス
タ、４は第１のＰＮＰトランジスタ、５は第２のＮＰＮ
トランジスタ、６は第２のＰＮＰトランジスタ、７は信
号入出力端子、８は信号源インピーダンスである。図１
に示すように、第１のＮＰＮトランジスタ３と第２のＮ
ＰＮトランジスタ５はそのベースが共通接続されてお
り、第１、第２のＮＰＮトランジスタのエミッタにそれ
ぞれコレクタとエミッタが接続された第１、第２のＰＮ
Ｐトランジスタのエミッタが接続されており、さらに第
１のＮＰＮトランジスタ３のコレクタは電流源１に、第
２のＮＰＮトランジスタ５のコレクタは電源端子２に、
第１のＰＮＰトランジスタ４のコレクタは接地電位に、
第２のＰＮＰトランジスタ６のコレクタは信号入出力端
子７に接続されている。この信号入出力端子７は半導体
集積回路の信号入出力端子である。
路について、図面を参照しながら説明する。図１は同半
導体集積回路の要部回路図である。図１において、１は
電流源、２は電源端子、３は第１のＮＰＮトランジス
タ、４は第１のＰＮＰトランジスタ、５は第２のＮＰＮ
トランジスタ、６は第２のＰＮＰトランジスタ、７は信
号入出力端子、８は信号源インピーダンスである。図１
に示すように、第１のＮＰＮトランジスタ３と第２のＮ
ＰＮトランジスタ５はそのベースが共通接続されてお
り、第１、第２のＮＰＮトランジスタのエミッタにそれ
ぞれコレクタとエミッタが接続された第１、第２のＰＮ
Ｐトランジスタのエミッタが接続されており、さらに第
１のＮＰＮトランジスタ３のコレクタは電流源１に、第
２のＮＰＮトランジスタ５のコレクタは電源端子２に、
第１のＰＮＰトランジスタ４のコレクタは接地電位に、
第２のＰＮＰトランジスタ６のコレクタは信号入出力端
子７に接続されている。この信号入出力端子７は半導体
集積回路の信号入出力端子である。
【００１２】以上のように構成された半導体集積回路の
動作について、以下に図２に示す信号波形図とともに説
明する。例えば、第１のＮＰＮトランジスタ３のエミッ
タ電圧（図１のＡで示す点の電圧）が0.7Ｖ、ベース電
圧（図１のＢで示す点の電圧）が1.4 Ｖとする。このと
き、第１のＮＰＮトランジスタ３と第１のＰＮＰトラン
ジスタ４はオンし電流は流れるが、第２のＮＰＮトラン
ジスタ５と第２のＰＮＰトランジスタ６はオフのままで
電流はほとんど流れない。この第１、第２のＮＰＮトラ
ンジスタ３、４にはコレクタとベースが接続されダイオ
ードとなった第１、第２のＰＮＰトランジスタ４、６が
直列に接続されて大きな電圧が逆に印加されることを防
止している。したがって電圧が1.4 Ｖでクリップされて
ベース電圧が負にならないために寄生トランジスタが発
生せず、図２の(II)の期間では０Ｖで制限されることに
なる。
動作について、以下に図２に示す信号波形図とともに説
明する。例えば、第１のＮＰＮトランジスタ３のエミッ
タ電圧（図１のＡで示す点の電圧）が0.7Ｖ、ベース電
圧（図１のＢで示す点の電圧）が1.4 Ｖとする。このと
き、第１のＮＰＮトランジスタ３と第１のＰＮＰトラン
ジスタ４はオンし電流は流れるが、第２のＮＰＮトラン
ジスタ５と第２のＰＮＰトランジスタ６はオフのままで
電流はほとんど流れない。この第１、第２のＮＰＮトラ
ンジスタ３、４にはコレクタとベースが接続されダイオ
ードとなった第１、第２のＰＮＰトランジスタ４、６が
直列に接続されて大きな電圧が逆に印加されることを防
止している。したがって電圧が1.4 Ｖでクリップされて
ベース電圧が負にならないために寄生トランジスタが発
生せず、図２の(II)の期間では０Ｖで制限されることに
なる。
【００１３】なおベース電圧が負になるときに信号入出
力端子７に流れる電流は信号源インピーダンス８によっ
て制限される。また信号源インピーダンス８が小さく、
回路の入力インピーダンスが大きい時は信号入出力端子
７と回路との間に電流制限抵抗を入れるとよい。
力端子７に流れる電流は信号源インピーダンス８によっ
て制限される。また信号源インピーダンス８が小さく、
回路の入力インピーダンスが大きい時は信号入出力端子
７と回路との間に電流制限抵抗を入れるとよい。
【００１４】
【発明の効果】以上のように本発明は、ＮＰＮトランジ
スタを使ったダイオードとＰＮＰトランジスタを使った
ダイオードを用いてＮＰＮトランジスタのベース電圧が
順バイアスしない電圧以下に下がろうとすると信号入出
力端子に電流を流してベース電圧が下がらないようにし
て寄生トランジスタの発生を防止する優れた半導体集積
回路を実現できるものである。
スタを使ったダイオードとＰＮＰトランジスタを使った
ダイオードを用いてＮＰＮトランジスタのベース電圧が
順バイアスしない電圧以下に下がろうとすると信号入出
力端子に電流を流してベース電圧が下がらないようにし
て寄生トランジスタの発生を防止する優れた半導体集積
回路を実現できるものである。
【図１】本発明の一実施例における半導体集積回路の要
部回路図
部回路図
【図２】同半導体集積回路における信号波形図
【図３】従来の半導体集積回路の要部回路図
【図４】従来の半導体集積回路の要部断面図
【図５】同半導体集積回路における信号波形図
１ 電流源 ２ 電源端子 ３ 第１のＮＰＮトランジスタ ４ 第１のＰＮＰトランジスタ ５ 第２のＮＰＮトランジスタ ６ 第２のＰＮＰトランジスタ ７ 信号入出力端子 ８ 信号源インピーダンス
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/06 H01L 27/04
Claims (1)
- 【請求項１】 コレクタがベースに接続された第１のＮ
ＰＮトランジスタと、前記第１のＮＰＮトランジスタと
ベースが共通接続された第２のＮＰＮトランジスタと、
コレクタがベースに接続されかつ前記第１のＮＰＮトラ
ンジスタとエミッタが共通接続された第１のＰＮＰトラ
ンジスタと、コレクタがベースに接続されかつ前記第２
のＮＰＮトランジスタとエミッタが共通接続された第２
のＰＮＰトランジスタとを有し、前記第１のＮＰＮトラ
ンジスタのコレクタを電流源に、前記第２のＮＰＮトラ
ンジスタのコレクタを電源端子に、前記第１のＰＮＰト
ランジスタのコレクタを接地電位に、前記第２のＰＮＰ
トランジスタのコレクタを信号入出力端子にそれぞれ接
続した半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04153255A JP3135363B2 (ja) | 1992-06-12 | 1992-06-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04153255A JP3135363B2 (ja) | 1992-06-12 | 1992-06-12 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05343624A JPH05343624A (ja) | 1993-12-24 |
| JP3135363B2 true JP3135363B2 (ja) | 2001-02-13 |
Family
ID=15558463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04153255A Expired - Fee Related JP3135363B2 (ja) | 1992-06-12 | 1992-06-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3135363B2 (ja) |
-
1992
- 1992-06-12 JP JP04153255A patent/JP3135363B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05343624A (ja) | 1993-12-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |