JPH05243585A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05243585A JPH05243585A JP4164092A JP4164092A JPH05243585A JP H05243585 A JPH05243585 A JP H05243585A JP 4164092 A JP4164092 A JP 4164092A JP 4164092 A JP4164092 A JP 4164092A JP H05243585 A JPH05243585 A JP H05243585A
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Abstract
(57)【要約】
【目的】本発明は順方向電圧が低く、かつ逆方向耐圧が
高いダイオードを提供することを目的とする。 【構成】Ｎ型基板１上にＰ型拡散領域２ｅとＮ型拡散領
域３ｅとが間隔を隔てて形成され、前記Ｐ型拡散領域２
ｅとＮ型拡散領域３ｅとの間に該Ｎ型拡散領域３ｅより
ドーズ量が低く前記Ｎ型基板１よりドーズ量の高いＮ型
拡散領域３ｆを形成してダイオードＤ３が形成される。
高いダイオードを提供することを目的とする。 【構成】Ｎ型基板１上にＰ型拡散領域２ｅとＮ型拡散領
域３ｅとが間隔を隔てて形成され、前記Ｐ型拡散領域２
ｅとＮ型拡散領域３ｅとの間に該Ｎ型拡散領域３ｅより
ドーズ量が低く前記Ｎ型基板１よりドーズ量の高いＮ型
拡散領域３ｆを形成してダイオードＤ３が形成される。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置を構成する
基板上に形成されるダイオードに関するものである。
基板上に形成されるダイオードに関するものである。
【０００２】単一基板上に種々の回路が形成された半導
体装置において、内部に昇圧回路が形成され、外部から
電源として供給される入力電位をその昇圧回路で昇圧し
て基板に供給することにより、基板電位を外部入力電位
より高く維持するようにしたものがある。このような半
導体装置では基板電位の低下により寄生するトランジス
タに基づいて高電位側の外部入力電位及び基板電位から
低電位側の外部入力電位に向かって電流が流れ続けるラ
ッチアップ現象を防止するために、外部入力電位と基板
電位との間にダイオードを挿入する必要がある。
体装置において、内部に昇圧回路が形成され、外部から
電源として供給される入力電位をその昇圧回路で昇圧し
て基板に供給することにより、基板電位を外部入力電位
より高く維持するようにしたものがある。このような半
導体装置では基板電位の低下により寄生するトランジス
タに基づいて高電位側の外部入力電位及び基板電位から
低電位側の外部入力電位に向かって電流が流れ続けるラ
ッチアップ現象を防止するために、外部入力電位と基板
電位との間にダイオードを挿入する必要がある。
【０００３】
【従来の技術】外部入力電位と基板電位との間に挿入す
るダイオードの一例として図５に示すものがある。すな
わち、Ｎ型基板１上にＰ型拡散領域２ａとＮ型拡散領域
３ａとが隣接して形成され、Ｐ型拡散領域２ａには例え
ば５Ｖの高電位側外部入力電位Ｖccが供給され、Ｎ型拡
散領域３ａには例えば１０Ｖの基板電位Ｖppが昇圧回路
から基板電位として供給されている。
るダイオードの一例として図５に示すものがある。すな
わち、Ｎ型基板１上にＰ型拡散領域２ａとＮ型拡散領域
３ａとが隣接して形成され、Ｐ型拡散領域２ａには例え
ば５Ｖの高電位側外部入力電位Ｖccが供給され、Ｎ型拡
散領域３ａには例えば１０Ｖの基板電位Ｖppが昇圧回路
から基板電位として供給されている。
【０００４】従って、上記のようなＰ型拡散領域２ａと
Ｎ型拡散領域３ａとの単純接合によるＰＮ接合によりダ
イオードＤ１が構成されるが、このダイオードＤ１では
図６に示すように順方向抵抗が小さくなって順方向電流
の立ち上がりが急峻となる良好な順方向特性を示す一
方、逆方向耐圧Ｖd1が前記基板電位Ｖppと外部入力電位
Ｖccに対し充分ではない。
Ｎ型拡散領域３ａとの単純接合によるＰＮ接合によりダ
イオードＤ１が構成されるが、このダイオードＤ１では
図６に示すように順方向抵抗が小さくなって順方向電流
の立ち上がりが急峻となる良好な順方向特性を示す一
方、逆方向耐圧Ｖd1が前記基板電位Ｖppと外部入力電位
Ｖccに対し充分ではない。
【０００５】そこで、図７に示すようにＰ型拡散領域２
ａとＮ型拡散領域３ａとを所定の間隔を隔てて設けるこ
とにより、図８に示すように逆方向耐圧Ｖd2を向上させ
たダイオードＤ２が提案されている。
ａとＮ型拡散領域３ａとを所定の間隔を隔てて設けるこ
とにより、図８に示すように逆方向耐圧Ｖd2を向上させ
たダイオードＤ２が提案されている。
【０００６】そして、このダイオードＤ２を備えたＣＭ
ＯＳインバータ回路の一例を図９に従って説明すると、
Ｎ型基板１上に形成されたＰ型拡散領域２ｂ，２ｃと、
両拡散領域２ｂ，２ｃ間に形成されたゲート電極４ａと
でＰチャネルＭＯＳトランジスタＴr1が形成され、Ｎ型
基板１上のＰ型ウェル５内に形成されたＮ型拡散領域３
ｂ，３ｃと、両拡散領域３ｂ，３ｃ間に形成されたゲー
ト電極４ｂとでＮチャネルＭＯＳトランジスタＴr2が形
成されている。
ＯＳインバータ回路の一例を図９に従って説明すると、
Ｎ型基板１上に形成されたＰ型拡散領域２ｂ，２ｃと、
両拡散領域２ｂ，２ｃ間に形成されたゲート電極４ａと
でＰチャネルＭＯＳトランジスタＴr1が形成され、Ｎ型
基板１上のＰ型ウェル５内に形成されたＮ型拡散領域３
ｂ，３ｃと、両拡散領域３ｂ，３ｃ間に形成されたゲー
ト電極４ｂとでＮチャネルＭＯＳトランジスタＴr2が形
成されている。
【０００７】前記ＰチャネルＭＯＳトランジスタＴr1の
ソース２ｃには高電位側電源として外部入力電位Ｖccが
供給され、前記ＮチャネルＭＯＳトランジスタＴr2のソ
ース３ｂは低電位側電源としてのグランドＧに接続され
ている。そして、両トランジスタＴr1，Ｔr2のゲート４
ａ，４ｂに入力信号ＩＮが入力され、両トランジスタＴ
r1，Ｔr2のドレイン２ｂ，３ｃから出力信号ＯＵＴが出
力される。
ソース２ｃには高電位側電源として外部入力電位Ｖccが
供給され、前記ＮチャネルＭＯＳトランジスタＴr2のソ
ース３ｂは低電位側電源としてのグランドＧに接続され
ている。そして、両トランジスタＴr1，Ｔr2のゲート４
ａ，４ｂに入力信号ＩＮが入力され、両トランジスタＴ
r1，Ｔr2のドレイン２ｂ，３ｃから出力信号ＯＵＴが出
力される。
【０００８】また、前記ＰチャネルＭＯＳトランジスタ
Ｔr1のソース２ｃと同ソース２ｃの近傍に形成されたＮ
型拡散領域３ｄとで前記ダイオードＤ２が構成され、そ
のＮ型拡散領域３ｄに前記基板電位Ｖppが供給されてい
る。従って、基板１は外部入力電位Ｖccの２倍の電位Ｖ
ppに維持され、ダイオードＤ２の逆方向耐圧はその電位
Ｖpp，Ｖccに対し充分確保されている。
Ｔr1のソース２ｃと同ソース２ｃの近傍に形成されたＮ
型拡散領域３ｄとで前記ダイオードＤ２が構成され、そ
のＮ型拡散領域３ｄに前記基板電位Ｖppが供給されてい
る。従って、基板１は外部入力電位Ｖccの２倍の電位Ｖ
ppに維持され、ダイオードＤ２の逆方向耐圧はその電位
Ｖpp，Ｖccに対し充分確保されている。
【０００９】また、前記ＮチャネルＭＯＳトランジスタ
Ｔr2のソース３ｂの近傍に形成されたＰ型拡散領域２ｄ
はグランドＧに接続され、前記Ｐ型ウェル５はグランド
Ｇのレベルに維持されている。
Ｔr2のソース３ｂの近傍に形成されたＰ型拡散領域２ｄ
はグランドＧに接続され、前記Ｐ型ウェル５はグランド
Ｇのレベルに維持されている。
【００１０】
【発明が解決しようとする課題】ところが、上記のよう
なダイオードＤ２においてはＰ型拡散領域２ｃとＮ型拡
散領域３ｄとを所定の間隔を隔てて形成したことにより
基板抵抗に基づく順方向抵抗が増大し、図８に示すよう
に順方向電圧に対する順方向電流の傾きが小さくなる。
なダイオードＤ２においてはＰ型拡散領域２ｃとＮ型拡
散領域３ｄとを所定の間隔を隔てて形成したことにより
基板抵抗に基づく順方向抵抗が増大し、図８に示すよう
に順方向電圧に対する順方向電流の傾きが小さくなる。
【００１１】このような状況で、図９に示すように外部
入力電位Ｖccと基板電位Ｖppとの間にダイオードＤ２を
配設した半導体装置において、例えば電源の立ち上げ時
に基板電位Ｖppが外部入力電位Ｖccより低下すると、前
記Ｐ型拡散領域２ｃ，２ｄとＮ型拡散領域３ｄとで構成
される寄生ＰＮＰトランジスタＴr3がオンされる。すな
わち、ダイオードＤ２の順方向抵抗と寄生基板抵抗Ｒ１
により前記ＰＮＰトランジスタＴr3のベース電位がその
エミッタ電位より低くなってトランジスタＴr3がオンさ
れる。
入力電位Ｖccと基板電位Ｖppとの間にダイオードＤ２を
配設した半導体装置において、例えば電源の立ち上げ時
に基板電位Ｖppが外部入力電位Ｖccより低下すると、前
記Ｐ型拡散領域２ｃ，２ｄとＮ型拡散領域３ｄとで構成
される寄生ＰＮＰトランジスタＴr3がオンされる。すな
わち、ダイオードＤ２の順方向抵抗と寄生基板抵抗Ｒ１
により前記ＰＮＰトランジスタＴr3のベース電位がその
エミッタ電位より低くなってトランジスタＴr3がオンさ
れる。
【００１２】一方、Ｐ型拡散領域２ｄとＮ型拡散領域３
ｂ，３ｄとで構成される寄生ＮＰＮトランジスタＴr4は
前記ＰＮＰトランジスタＴr3のコレクタ電流と前記Ｐ型
ウェル５で生ずる寄生ウェル抵抗Ｒ２とに基づいてその
ベース電位がエミッタ電位より上昇して同ＮＰＮトラン
ジスタＴr4がオンされる。
ｂ，３ｄとで構成される寄生ＮＰＮトランジスタＴr4は
前記ＰＮＰトランジスタＴr3のコレクタ電流と前記Ｐ型
ウェル５で生ずる寄生ウェル抵抗Ｒ２とに基づいてその
ベース電位がエミッタ電位より上昇して同ＮＰＮトラン
ジスタＴr4がオンされる。
【００１３】そして、ＮＰＮトランジスタＴr4のコレク
タ電流によりＰＮＰトランジスタＴr3のベース電位が益
々低下するため、外部入力電位Ｖccが供給されるＰ型拡
散領域２ｃからＰＮＰトランジスタＴr3及びＰ型拡散領
域２ｄを介してグランドＧに電流が流れ続けるととも
に、基板電位Ｖppが供給されるＮ型拡散領域３ｄからＮ
ＰＮトランジスタＴr4及びＮ型拡散領域３ｂを介してグ
ランドＧに電流が流れ続けるラッチアップ現象が発生す
るという問題点がある。
タ電流によりＰＮＰトランジスタＴr3のベース電位が益
々低下するため、外部入力電位Ｖccが供給されるＰ型拡
散領域２ｃからＰＮＰトランジスタＴr3及びＰ型拡散領
域２ｄを介してグランドＧに電流が流れ続けるととも
に、基板電位Ｖppが供給されるＮ型拡散領域３ｄからＮ
ＰＮトランジスタＴr4及びＮ型拡散領域３ｂを介してグ
ランドＧに電流が流れ続けるラッチアップ現象が発生す
るという問題点がある。
【００１４】なお、図９において寄生ＰＮＰトランジス
タＴr3、寄生ＮＰＮトランジスタＴr4、寄生基板抵抗Ｒ
１及び寄生ウェル抵抗Ｒ２は記号化して示している。こ
の発明の目的は、順方向電圧降下が低く、かつ充分な逆
方向耐圧を備えたダイオードを提供するとともに、外部
入力電位と基板電位との間に前記ダイオードを挿入する
ことにより、基板電位が低下した場合にもラッチアップ
現象を確実に防止可能とする半導体装置を提供すること
にある。
タＴr3、寄生ＮＰＮトランジスタＴr4、寄生基板抵抗Ｒ
１及び寄生ウェル抵抗Ｒ２は記号化して示している。こ
の発明の目的は、順方向電圧降下が低く、かつ充分な逆
方向耐圧を備えたダイオードを提供するとともに、外部
入力電位と基板電位との間に前記ダイオードを挿入する
ことにより、基板電位が低下した場合にもラッチアップ
現象を確実に防止可能とする半導体装置を提供すること
にある。
【００１５】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、Ｎ型基板１上にＰ型拡散領域２ｅ
とＮ型拡散領域３ｅとが間隔を隔てて形成され、前記Ｐ
型拡散領域２ｅとＮ型拡散領域３ｅとの間に該Ｎ型拡散
領域３ｅよりドーズ量が低く前記Ｎ型基板１よりドーズ
量の高いＮ型拡散領域３ｆを形成してダイオードＤ３が
形成される。
図である。すなわち、Ｎ型基板１上にＰ型拡散領域２ｅ
とＮ型拡散領域３ｅとが間隔を隔てて形成され、前記Ｐ
型拡散領域２ｅとＮ型拡散領域３ｅとの間に該Ｎ型拡散
領域３ｅよりドーズ量が低く前記Ｎ型基板１よりドーズ
量の高いＮ型拡散領域３ｆを形成してダイオードＤ３が
形成される。
【００１６】また、図２に示すようにＮ型基板１上にＰ
型拡散領域２ｅとＮ型拡散領域３ｅとが間隔を隔てて形
成され、前記Ｐ型拡散領域２ｅとＮ型拡散領域３ｅとの
間に該Ｎ型拡散領域３ｅよりドーズ量が低く前記Ｎ型基
板１よりドーズ量の高いＮ型拡散領域３ｆを形成してダ
イオードＤ３が形成され、前記Ｐ型拡散領域２ｅには外
部入力電位Ｖccが供給されるとともに前記Ｎ型拡散領域
３ｅには基板電位Ｖppが供給される。
型拡散領域２ｅとＮ型拡散領域３ｅとが間隔を隔てて形
成され、前記Ｐ型拡散領域２ｅとＮ型拡散領域３ｅとの
間に該Ｎ型拡散領域３ｅよりドーズ量が低く前記Ｎ型基
板１よりドーズ量の高いＮ型拡散領域３ｆを形成してダ
イオードＤ３が形成され、前記Ｐ型拡散領域２ｅには外
部入力電位Ｖccが供給されるとともに前記Ｎ型拡散領域
３ｅには基板電位Ｖppが供給される。
【００１７】
【作用】Ｐ型拡散領域２ｅとＮ型拡散領域３ｅとの間の
間隔によりダイオードＤ３の逆方向耐圧が向上し、Ｐ型
拡散領域２ｅとＮ型拡散領域３ｅとの間のＮ型拡散領域
３ｆによりダイオードＤ３の順方向抵抗が減少する。
間隔によりダイオードＤ３の逆方向耐圧が向上し、Ｐ型
拡散領域２ｅとＮ型拡散領域３ｅとの間のＮ型拡散領域
３ｆによりダイオードＤ３の順方向抵抗が減少する。
【００１８】
【実施例】以下、この発明を具体化した一実施例を図２
〜図４に従って説明する。図２に示すダイオードＤ３を
構成するＰ型拡散領域２ｅ及びＮ型拡散領域３ｅは前記
従来例のダイオードＤ２と同様な間隔を隔てて同様な２
Ｅ１４〜２Ｅ１５のドーズ量のＰ+ イオンを注入して形
成されている。
〜図４に従って説明する。図２に示すダイオードＤ３を
構成するＰ型拡散領域２ｅ及びＮ型拡散領域３ｅは前記
従来例のダイオードＤ２と同様な間隔を隔てて同様な２
Ｅ１４〜２Ｅ１５のドーズ量のＰ+ イオンを注入して形
成されている。
【００１９】両拡散領域２ｅ，３ｅ間には前記Ｎ型拡散
領域３ｅより低ドーズ量でＮ型基板１より高い２Ｅ１２
〜６Ｅ１２のドーズ量のＰ+ イオンが注入されたＮ型拡
散領域３ｆが形成され、そのＮ型拡散領域３ｆが前記Ｐ
型拡散領域２ｅに接合されている。
領域３ｅより低ドーズ量でＮ型基板１より高い２Ｅ１２
〜６Ｅ１２のドーズ量のＰ+ イオンが注入されたＮ型拡
散領域３ｆが形成され、そのＮ型拡散領域３ｆが前記Ｐ
型拡散領域２ｅに接合されている。
【００２０】このように構成されたダイオードＤ３は、
図３に示すように逆方向耐圧Ｖd3はＰ型拡散領域２ｅと
Ｎ型拡散領域３ｅとが前記従来例のダイオードＤ２と同
様な間隔を隔てて形成されていることにより前記ダイオ
ードＤ２の逆方向耐圧Ｖd2とほぼ同等となる。
図３に示すように逆方向耐圧Ｖd3はＰ型拡散領域２ｅと
Ｎ型拡散領域３ｅとが前記従来例のダイオードＤ２と同
様な間隔を隔てて形成されていることにより前記ダイオ
ードＤ２の逆方向耐圧Ｖd2とほぼ同等となる。
【００２１】また、Ｐ型拡散領域２ｅとＮ型拡散領域３
ｅとが低ドーズ量のＮ型拡散領域３ｆで接続されている
ので、順方向抵抗は前記ダイオードＤ２に比べて低下
し、順方向電圧に対する順方向電流の傾きが大きくな
る。
ｅとが低ドーズ量のＮ型拡散領域３ｆで接続されている
ので、順方向抵抗は前記ダイオードＤ２に比べて低下
し、順方向電圧に対する順方向電流の傾きが大きくな
る。
【００２２】上記のようなダイオードＤ３の製造過程の
概要を図４に従って説明すると、まず図４（ａ）に示す
ようにフィールド酸化膜６が形成された基板１上にマス
ク７ａを介して低ドーズ量の不純物を注入して同基板１
をＮ型基板とする。
概要を図４に従って説明すると、まず図４（ａ）に示す
ようにフィールド酸化膜６が形成された基板１上にマス
ク７ａを介して低ドーズ量の不純物を注入して同基板１
をＮ型基板とする。
【００２３】次いで、図４（ｂ）に示すようにマスク７
ｂを介して前記図４（ａ）のドーズ量より高い２Ｅ１２
〜６Ｅ１２のドーズ量のＰ+ イオンを注入してＮ型拡散
領域３ｆを形成する。
ｂを介して前記図４（ａ）のドーズ量より高い２Ｅ１２
〜６Ｅ１２のドーズ量のＰ+ イオンを注入してＮ型拡散
領域３ｆを形成する。
【００２４】次いで、図４（ｃ）に示すようにマスク７
ｃを介して２Ｅ１４〜２Ｅ１５のドーズ量のＰ+ イオン
を前記Ｎ型拡散領域３ｆの一側部に注入してＮ型拡散領
域３ｅを形成する。
ｃを介して２Ｅ１４〜２Ｅ１５のドーズ量のＰ+ イオン
を前記Ｎ型拡散領域３ｆの一側部に注入してＮ型拡散領
域３ｅを形成する。
【００２５】そして、図４（ｄ）に示すようにマスク７
ｄを介して前記Ｎ型拡散領域３ｆの他側に隣接する位置
にＢ+ イオンを注入してＰ型拡散領域２ｅを形成する。
そして、図４（ｅ）に示すように各拡散領域２ｅ，３ｅ
上にコンタクトホール８を形成し、外部入力電位Ｖcc及
び基板電位Ｖppを供給するためのアルミ配線９を形成す
る。
ｄを介して前記Ｎ型拡散領域３ｆの他側に隣接する位置
にＢ+ イオンを注入してＰ型拡散領域２ｅを形成する。
そして、図４（ｅ）に示すように各拡散領域２ｅ，３ｅ
上にコンタクトホール８を形成し、外部入力電位Ｖcc及
び基板電位Ｖppを供給するためのアルミ配線９を形成す
る。
【００２６】さて、上記のようなダイオードＤ３を前記
図９に示すＰ型拡散領域２ｃとＮ型拡散領域３ｄに換え
て形成し、同ダイオードＤ３のＰ型拡散領域２ｅに外部
入力電位Ｖccを供給するとともにＮ型拡散領域３ｅに基
板電位Ｖppを供給すると、同ダイオードＤ３により基板
電位Ｖppと外部入力電位Ｖccとの間に充分な逆方向耐圧
Ｖd3が得られ、Ｐ型拡散領域２ｅとＮ型拡散領域３ｅと
の間の順方向抵抗を充分小さくすることができる。
図９に示すＰ型拡散領域２ｃとＮ型拡散領域３ｄに換え
て形成し、同ダイオードＤ３のＰ型拡散領域２ｅに外部
入力電位Ｖccを供給するとともにＮ型拡散領域３ｅに基
板電位Ｖppを供給すると、同ダイオードＤ３により基板
電位Ｖppと外部入力電位Ｖccとの間に充分な逆方向耐圧
Ｖd3が得られ、Ｐ型拡散領域２ｅとＮ型拡散領域３ｅと
の間の順方向抵抗を充分小さくすることができる。
【００２７】従って、電源立ち上げ時等に基板電位Ｖpp
が外部入力電位Ｖccより低下した場合にも、前記図９に
示す従来例におけるＰＮＰトランジスタＴr3のベース電
位とエミッタ電位はダイオードＤ３によりほぼ同電位と
なって同ＰＮＰトランジスタＴr3がオンされることはな
い。
が外部入力電位Ｖccより低下した場合にも、前記図９に
示す従来例におけるＰＮＰトランジスタＴr3のベース電
位とエミッタ電位はダイオードＤ３によりほぼ同電位と
なって同ＰＮＰトランジスタＴr3がオンされることはな
い。
【００２８】また、ＰＮＰトランジスタＴr3がオフ状態
であれば、ＮＰＮトランジスタＴr4にベース電流が供給
されないので同ＮＰＮトランジスタＴr4がオンされるこ
ともない。
であれば、ＮＰＮトランジスタＴr4にベース電流が供給
されないので同ＮＰＮトランジスタＴr4がオンされるこ
ともない。
【００２９】この結果、前記従来例で発生したラッチア
ップ現象を未然に防止することができる。
ップ現象を未然に防止することができる。
【００３０】
【発明の効果】以上詳述したように、この発明は順方向
電圧降下が低く、かつ充分な逆方向耐圧を備えたダイオ
ードを提供するとともに、外部入力電位と基板電位との
間に前記ダイオードを挿入することにより、基板電位が
低下した場合にもラッチアップ現象を確実に防止するこ
とができる優れた効果を発揮する。
電圧降下が低く、かつ充分な逆方向耐圧を備えたダイオ
ードを提供するとともに、外部入力電位と基板電位との
間に前記ダイオードを挿入することにより、基板電位が
低下した場合にもラッチアップ現象を確実に防止するこ
とができる優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示すダイオードの断面構成
図である。
図である。
【図３】一実施例のダイオードの電圧−電流特性を示す
グラフ図である。
グラフ図である。
【図４】一実施例のダイオードの製造過程を示す断面構
成図である。
成図である。
【図５】従来例のダイオードを示す断面構成図である。
【図６】従来例のダイオードの電圧−電流特性を示すグ
ラフ図である。
ラフ図である。
【図７】別の従来例のダイオードを示す断面構成図であ
る。
る。
【図８】別の従来例のダイオードの電圧−電流特性を示
すグラフ図である。
すグラフ図である。
【図９】従来例のダイオードを使用したインバータ回路
を示す断面構成図である。
を示す断面構成図である。
１ Ｎ型基板 ２ｅ Ｐ型拡散領域 ３ｅ Ｎ型拡散領域 ３ｆ Ｎ型拡散領域 Ｄ３ ダイオード Ｖcc 外部入力電位 Ｖpp 基板電位
Claims (2)
- 【請求項１】 Ｎ型基板（１）上にＰ型拡散領域（２
ｅ）とＮ型拡散領域（３ｅ）とを間隔を隔てて形成し、
前記Ｐ型拡散領域（２ｅ）とＮ型拡散領域（３ｅ）との
間に該Ｎ型拡散領域（３ｅ）よりドーズ量が低く前記Ｎ
型基板（１）よりドーズ量の高いＮ型拡散領域（３ｆ）
を形成してダイオード（Ｄ３）を形成したことを特徴と
する半導体装置。 - 【請求項２】 Ｎ型基板（１）上にＰ型拡散領域（２
ｅ）とＮ型拡散領域（３ｅ）とを間隔を隔てて形成し、
前記Ｐ型拡散領域（２ｅ）とＮ型拡散領域（３ｅ）との
間に該Ｎ型拡散領域（３ｅ）よりドーズ量が低く前記Ｎ
型基板（１）よりドーズ量の高いＮ型拡散領域（３ｆ）
を形成してダイオード（Ｄ３）を形成し、前記Ｐ型拡散
領域（２ｅ）には外部入力電位（Ｖcc）を供給するとと
もに前記Ｎ型拡散領域（３ｅ）には基板電位（Ｖpp）を
供給したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4164092A JPH05243585A (ja) | 1992-02-27 | 1992-02-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4164092A JPH05243585A (ja) | 1992-02-27 | 1992-02-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243585A true JPH05243585A (ja) | 1993-09-21 |
Family
ID=12613930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4164092A Withdrawn JPH05243585A (ja) | 1992-02-27 | 1992-02-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243585A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004512685A (ja) * | 2000-10-16 | 2004-04-22 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 過電圧保護を備えた集積回路及びその製造方法 |
-
1992
- 1992-02-27 JP JP4164092A patent/JPH05243585A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004512685A (ja) * | 2000-10-16 | 2004-04-22 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 過電圧保護を備えた集積回路及びその製造方法 |
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