JPH06163825A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06163825A JPH06163825A JP1174991A JP1174991A JPH06163825A JP H06163825 A JPH06163825 A JP H06163825A JP 1174991 A JP1174991 A JP 1174991A JP 1174991 A JP1174991 A JP 1174991A JP H06163825 A JPH06163825 A JP H06163825A
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- Japan
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- terminal
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Abstract
(57)【要約】
【構成】周囲から電気的に絶縁されたＮ（又はＰ）型の
半導体島領域（エピタキシャル層７）に、Ｐ（又はＮ）
型の拡散層を形成する。拡散層６に接続される高電位側
の端子４をＰＮＰ（又はＮＰＮ）トランジスタ３のベー
スに接続し、そのエミッタを埋込層８に接続する。 【効果】拡散層６とエピタキシャル層７間のＰＮ接合が
一定の電圧で逆バイアスされ、端子電圧に依存しない抵
抗値の拡散抵抗が得られる。
半導体島領域（エピタキシャル層７）に、Ｐ（又はＮ）
型の拡散層を形成する。拡散層６に接続される高電位側
の端子４をＰＮＰ（又はＮＰＮ）トランジスタ３のベー
スに接続し、そのエミッタを埋込層８に接続する。 【効果】拡散層６とエピタキシャル層７間のＰＮ接合が
一定の電圧で逆バイアスされ、端子電圧に依存しない抵
抗値の拡散抵抗が得られる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に拡散抵抗を有する半導体集積回路に関する。
特に拡散抵抗を有する半導体集積回路に関する。
【０００２】
【従来の技術】図３は従来の半導体集積回路における抵
抗部の断面模式図である。半導体基板９がＰ型，埋込層
８がＮ型，拡散層６がＰ型の場合を例に説明する。 抵
抗素子の端子４，５はＰ型の拡散層６に接続され高電位
バイアス用端子１２に高電位の定電圧源が接続される。
抵抗部はフィールド絶縁膜１０によって他の素子と分離
されている。Ｎ型の埋込層８は高電位バイアス用端子１
２と接続されていることにより高電位バイアス用端子１
２と同電位である。Ｎ型のエピタキシャル層７はＮ型の
埋込層８と同じＮ型半導体でありエピタキシャル層７も
高電位バイアス用端子１２と同電位である。Ｐ型の拡散
層６とエピタキシャル層７間はＰＮ接合となり端子４，
５の電圧と端子１２の電位で逆バイアスとなっている。
これにより抵抗体としての拡散層は電気的に絶縁されて
いる。
抗部の断面模式図である。半導体基板９がＰ型，埋込層
８がＮ型，拡散層６がＰ型の場合を例に説明する。 抵
抗素子の端子４，５はＰ型の拡散層６に接続され高電位
バイアス用端子１２に高電位の定電圧源が接続される。
抵抗部はフィールド絶縁膜１０によって他の素子と分離
されている。Ｎ型の埋込層８は高電位バイアス用端子１
２と接続されていることにより高電位バイアス用端子１
２と同電位である。Ｎ型のエピタキシャル層７はＮ型の
埋込層８と同じＮ型半導体でありエピタキシャル層７も
高電位バイアス用端子１２と同電位である。Ｐ型の拡散
層６とエピタキシャル層７間はＰＮ接合となり端子４，
５の電圧と端子１２の電位で逆バイアスとなっている。
これにより抵抗体としての拡散層は電気的に絶縁されて
いる。
【０００３】ここで抵抗の端子電圧が変化すると逆バイ
アス電圧が変動する。この変動は前述のＰＮ接合の空乏
層幅を変動させ拡散層６の実効厚さが変化する為抵抗値
が変わることになる。特に拡散層６の不純物濃度が低い
場合空乏層幅は更に大きくなり空乏層幅の変動率も大き
く抵抗値の変化が激しい。このように従来は抵抗端子電
圧依存性のある抵抗素子となっていた。
アス電圧が変動する。この変動は前述のＰＮ接合の空乏
層幅を変動させ拡散層６の実効厚さが変化する為抵抗値
が変わることになる。特に拡散層６の不純物濃度が低い
場合空乏層幅は更に大きくなり空乏層幅の変動率も大き
く抵抗値の変化が激しい。このように従来は抵抗端子電
圧依存性のある抵抗素子となっていた。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
集積回路における抵抗部の半導体島領域（エピタキシャ
ル層７および埋込層８）の電位は固定されているので拡
散層に接続される端子電位の変動で逆バイアス電圧が変
動し抵抗値の精度がとれないという欠点があった。
集積回路における抵抗部の半導体島領域（エピタキシャ
ル層７および埋込層８）の電位は固定されているので拡
散層に接続される端子電位の変動で逆バイアス電圧が変
動し抵抗値の精度がとれないという欠点があった。
【０００５】本発明の目的は端子電位に依存しない拡散
抵抗を有する半導体集積回路を提供することにある。
抵抗を有する半導体集積回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、周囲から電気
的に絶縁されたＮ（又はＰ）型の半導体島領域に、Ｐ
（又はＮ）型の拡散層を形成した拡散抵抗を有する半導
体集積回路島領域は前記拡散抵抗の高電位側の端子電位
に対応した電位を発生するバイアス回路に接続されてい
るというものである。
的に絶縁されたＮ（又はＰ）型の半導体島領域に、Ｐ
（又はＮ）型の拡散層を形成した拡散抵抗を有する半導
体集積回路島領域は前記拡散抵抗の高電位側の端子電位
に対応した電位を発生するバイアス回路に接続されてい
るというものである。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例を示す断面模式図
である。抵抗体（Ｐ型の拡散層６）に接続される高電位
側の端子４にＰＮＰトランジスタ３のベースを接続し、
ＰＮＰトランジスタ３のエミッタに抵抗２とＮ型の埋込
層８を接続する。電源端子１は図示しない定電圧源に接
続されている。このようなバイアス回路が半導体島領域
の埋込層８に接続されているので、埋込層８の電位は高
電位側の端子４の電位よりＰＮＰトランジスタ３のベー
ス・エミッタ間電圧ＶBE分高い電位となり高電位側の端
子４と埋込層８間はＰＮＰトランジスタ３のＶBEの電圧
で一定となる。
である。抵抗体（Ｐ型の拡散層６）に接続される高電位
側の端子４にＰＮＰトランジスタ３のベースを接続し、
ＰＮＰトランジスタ３のエミッタに抵抗２とＮ型の埋込
層８を接続する。電源端子１は図示しない定電圧源に接
続されている。このようなバイアス回路が半導体島領域
の埋込層８に接続されているので、埋込層８の電位は高
電位側の端子４の電位よりＰＮＰトランジスタ３のベー
ス・エミッタ間電圧ＶBE分高い電位となり高電位側の端
子４と埋込層８間はＰＮＰトランジスタ３のＶBEの電圧
で一定となる。
【０００９】これにより拡散層６とエピタキシャル層７
間の逆バイアス電圧が固定され逆バイアスによるＰＮ接
合部の空乏層幅も一定となる為、抵抗に寄与する拡散層
６の実効厚さの変動がなく抵抗値は一定となる。抵抗の
高電位側の端子４の電位が変化してもこの電位に依存し
た電位について拡散層６と半導体島領域間を逆バイアス
する為抵抗素子の端子電位の変動に対して抵抗値が変化
しない精度の高い抵抗素子が作される。
間の逆バイアス電圧が固定され逆バイアスによるＰＮ接
合部の空乏層幅も一定となる為、抵抗に寄与する拡散層
６の実効厚さの変動がなく抵抗値は一定となる。抵抗の
高電位側の端子４の電位が変化してもこの電位に依存し
た電位について拡散層６と半導体島領域間を逆バイアス
する為抵抗素子の端子電位の変動に対して抵抗値が変化
しない精度の高い抵抗素子が作される。
【００１０】なお、ＰＮＰトランジスタ３はコレクタ共
通接続なので入力インピーダンスは大きくとれ、端子４
から分流する電流値は十分小さくできる。
通接続なので入力インピーダンスは大きくとれ、端子４
から分流する電流値は十分小さくできる。
【００１１】図２は本発明の第２の実施例を示す断面模
式図である。第１の実施例との相違点はＰＮＰトランジ
スタ３のエミッタ側にダイオード１１を挿入した点であ
る。これにより抵抗体と島間の逆バイアスは２×ＶBEで
固定される。逆バイアス電圧が倍になった分空乏層幅が
広がり接合容量が減少する。これは抵抗の寄生容量の低
減となる。その他の効果は第１の実施例と同様である。
式図である。第１の実施例との相違点はＰＮＰトランジ
スタ３のエミッタ側にダイオード１１を挿入した点であ
る。これにより抵抗体と島間の逆バイアスは２×ＶBEで
固定される。逆バイアス電圧が倍になった分空乏層幅が
広がり接合容量が減少する。これは抵抗の寄生容量の低
減となる。その他の効果は第１の実施例と同様である。
【００１２】以上の説明において、導電型と電圧の極性
を逆にしたものについても本発明は適用しうる。又、バ
イアス回路を構成するトランジスタや抵抗（通常の拡散
抵抗でよい）は、拡散層６を形成した半導体チップに集
積することは容易にできることはいうまでもない。
を逆にしたものについても本発明は適用しうる。又、バ
イアス回路を構成するトランジスタや抵抗（通常の拡散
抵抗でよい）は、拡散層６を形成した半導体チップに集
積することは容易にできることはいうまでもない。
【００１３】
【発明の効果】以上説明したように本発明は拡散抵抗に
接続される高電位側の端子電位に依存した電位を半導体
島領域に印加するバイアス回路を有しているので拡散層
と半導体島領域間の逆バイアス電圧が固定されＰＮ接合
の空乏層幅が常に一定となる為抵抗値は端子電位に依存
せず精度の高い抵抗体を半導体集積回路に内蔵できる効
果がある。
接続される高電位側の端子電位に依存した電位を半導体
島領域に印加するバイアス回路を有しているので拡散層
と半導体島領域間の逆バイアス電圧が固定されＰＮ接合
の空乏層幅が常に一定となる為抵抗値は端子電位に依存
せず精度の高い抵抗体を半導体集積回路に内蔵できる効
果がある。
【図１】本発明の第１の実施例を示す断面模式図であ
る。
る。
【図２】本発明の第２の実施例を示す断面模式図であ
る。
る。
【図３】従来例を示す拡散抵抗部の断面模式図である。
１ 電源端子 ２ 抵抗 ３ ＰＮＰトランジスタ ４ 拡散抵抗の高電位側の端子 ５ 拡散抵抗の低電位側の端子 ６ 拡散層 ７ エピタキシャル層 ８ 埋込層 ９ Ｐ型の半導体基板（シリコン基板） １０ フィールド酸化膜 １１ ダイオード １２ 高電位バイアス用端子
Claims (1)
- 【請求項１】 周囲から電気的に絶縁されたＮ（又は
Ｐ）型の半導体島領域に、Ｐ（又はＮ）型の拡散層形成
した拡散抵抗を有する半導体集積回路島領域は前記拡散
抵抗の高電位側の端子電位に対応した電位を発生するバ
イアス回路に接続されていることを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011749A JP2690201B2 (ja) | 1991-02-01 | 1991-02-01 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011749A JP2690201B2 (ja) | 1991-02-01 | 1991-02-01 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163825A true JPH06163825A (ja) | 1994-06-10 |
| JP2690201B2 JP2690201B2 (ja) | 1997-12-10 |
Family
ID=11786661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3011749A Expired - Lifetime JP2690201B2 (ja) | 1991-02-01 | 1991-02-01 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2690201B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2918504A1 (fr) * | 2007-07-06 | 2009-01-09 | St Microelectronics Sa | Resistance integree diffusee |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5516489A (en) * | 1978-07-24 | 1980-02-05 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor resistance device |
| JPH01268050A (ja) * | 1988-04-19 | 1989-10-25 | Sony Corp | 拡散抵抗素子 |
| JPH03214765A (ja) * | 1990-01-19 | 1991-09-19 | Nec Corp | 半導体集積回路 |
-
1991
- 1991-02-01 JP JP3011749A patent/JP2690201B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5516489A (en) * | 1978-07-24 | 1980-02-05 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor resistance device |
| JPH01268050A (ja) * | 1988-04-19 | 1989-10-25 | Sony Corp | 拡散抵抗素子 |
| JPH03214765A (ja) * | 1990-01-19 | 1991-09-19 | Nec Corp | 半導体集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2918504A1 (fr) * | 2007-07-06 | 2009-01-09 | St Microelectronics Sa | Resistance integree diffusee |
| WO2009007314A1 (en) * | 2007-07-06 | 2009-01-15 | Stmicroelectronics Sa | Diffused integrated resistor |
| US8564096B2 (en) | 2007-07-06 | 2013-10-22 | Stmicroelectronics Sa | Diffused integrated resistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2690201B2 (ja) | 1997-12-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970715 |