JPH07109831B2 - 半導体装置 - Google Patents
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- JPH07109831B2 JPH07109831B2 JP2013528A JP1352890A JPH07109831B2 JP H07109831 B2 JPH07109831 B2 JP H07109831B2 JP 2013528 A JP2013528 A JP 2013528A JP 1352890 A JP1352890 A JP 1352890A JP H07109831 B2 JPH07109831 B2 JP H07109831B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
-
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42304—Base electrodes for bipolar transistors
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はコレクタ電極、エミッタ電極、ベース電極を基
板表面から取り出す高周波トランジスタとしての半導体
装置に関するもので、特にICチップに内蔵され広帯域ア
ンプに使用されるものである。
板表面から取り出す高周波トランジスタとしての半導体
装置に関するもので、特にICチップに内蔵され広帯域ア
ンプに使用されるものである。
（従来の技術） 従来、コレクタ電極、エミッタ電極及びベース電極を基
板表面から取り出す高周波トランジスタは、第９図に示
すようなパターンにより形成されている。また、第10図
は、前記第９図のＩ−Ｉ′線に沿う断面図を示してい
る。ここで、１はｐ型半導体基板、２はn+型押込みコレ
クタ層、３はｎ型コレクタ層、４はn+型取出しコレクタ
層、4aはコレクタ電極、５はｐ型ベース層、６はp+型ベ
ース層、6aはベース電極、７はn+型エミッタ層、7aはエ
ミッタ電極、８は薄膜抵抗、９はトランジスタ領域であ
る。
板表面から取り出す高周波トランジスタは、第９図に示
すようなパターンにより形成されている。また、第10図
は、前記第９図のＩ−Ｉ′線に沿う断面図を示してい
る。ここで、１はｐ型半導体基板、２はn+型押込みコレ
クタ層、３はｎ型コレクタ層、４はn+型取出しコレクタ
層、4aはコレクタ電極、５はｐ型ベース層、６はp+型ベ
ース層、6aはベース電極、７はn+型エミッタ層、7aはエ
ミッタ電極、８は薄膜抵抗、９はトランジスタ領域であ
る。
即ち、トランジスタ領域９には、n+型押込みコレクタ層
２が形成されている。また、n+型押込みコレクタ層２の
両端には、基板表面まで達するn+型取出しコレクタ層４
がそれぞれ形成されている。さらに、n+型取出しコレク
タ層４の間には、p+型ベース層６及びn+型エミッタ層７
が交互にストライプ状となるように形成されている。n+
型取出しコレクタ層４には、コレクタ電極4aが接続され
ている。p+型ベース層６には、ベース電極6aが接続され
ている。n+型エミッタ層７には、エミッタ電極7aが接続
されている。また、エミッタ電極7aは、薄膜抵抗８に接
続されている。
２が形成されている。また、n+型押込みコレクタ層２の
両端には、基板表面まで達するn+型取出しコレクタ層４
がそれぞれ形成されている。さらに、n+型取出しコレク
タ層４の間には、p+型ベース層６及びn+型エミッタ層７
が交互にストライプ状となるように形成されている。n+
型取出しコレクタ層４には、コレクタ電極4aが接続され
ている。p+型ベース層６には、ベース電極6aが接続され
ている。n+型エミッタ層７には、エミッタ電極7aが接続
されている。また、エミッタ電極7aは、薄膜抵抗８に接
続されている。
ところで、ベース電極6aは、パターン配置、電極配線等
の都合上、トランジスタ領域９の一端のみから引き出さ
れている。また、コレクタ電極4aは、トランジスタ領域
９の両端から引き出されている。
の都合上、トランジスタ領域９の一端のみから引き出さ
れている。また、コレクタ電極4aは、トランジスタ領域
９の両端から引き出されている。
しかしながら、トランジスタ領域９の一端のみから引き
出されるベース電極6aのパターンでは、コレクタ電流が
大きくなるに伴い、そのベース抵抗が増大し、動作の不
均一が生じる欠点がある。これは、一般的にトランジシ
ョン周波数を高くしようとすると（高周波特性を良くす
ると）、p+型ベース層６及びn+型エミッタ層７間のピッ
チを狭くしなければならないためである。即ち、p+型ベ
ース層６及びn+型エミッタ層７間の幅が狭いと、その容
量は低くなり、高周波特性が向上する。ところが、ベー
ス電極6a及びエミッタ電極7aの電極幅も狭くなるため、
そこを流れる電流の電流密度が増加し、アルミマイグレ
ーション等の欠陥が生じる。従って、このようなパター
ンを有するトランジスタでは、上記欠点を回避するため
には、高周波出力及び高周波利得の低下を覚悟しなけれ
ばならない。
出されるベース電極6aのパターンでは、コレクタ電流が
大きくなるに伴い、そのベース抵抗が増大し、動作の不
均一が生じる欠点がある。これは、一般的にトランジシ
ョン周波数を高くしようとすると（高周波特性を良くす
ると）、p+型ベース層６及びn+型エミッタ層７間のピッ
チを狭くしなければならないためである。即ち、p+型ベ
ース層６及びn+型エミッタ層７間の幅が狭いと、その容
量は低くなり、高周波特性が向上する。ところが、ベー
ス電極6a及びエミッタ電極7aの電極幅も狭くなるため、
そこを流れる電流の電流密度が増加し、アルミマイグレ
ーション等の欠陥が生じる。従って、このようなパター
ンを有するトランジスタでは、上記欠点を回避するため
には、高周波出力及び高周波利得の低下を覚悟しなけれ
ばならない。
（発明が解決しようとする課題） このように、従来の半導体装置は、ベース電極が、トラ
ンジスタ領域の一端のみから引き出されていたことによ
り、ベース抵抗が増大し、動作の不均一が生じる欠点が
あった。また、このような欠点を回避するためには、高
周波出力及び高周波利得の効率が低下する欠点があっ
た。
ンジスタ領域の一端のみから引き出されていたことによ
り、ベース抵抗が増大し、動作の不均一が生じる欠点が
あった。また、このような欠点を回避するためには、高
周波出力及び高周波利得の効率が低下する欠点があっ
た。
よって、本発明は、トランジスタ領域のベースを均等に
働かせることにより、高周波出力及び高周波利得の効率
向上と共に、ベース電極の電流密度のマージン向上をも
達成できる半導体装置を提供することを目的とする。
働かせることにより、高周波出力及び高周波利得の効率
向上と共に、ベース電極の電流密度のマージン向上をも
達成できる半導体装置を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明の半導体装置は、ト
ランジスタ領域と、前記トランジスタ領域に形成される
コレクタ領域及びベース領域と、前記ベース領域に交互
にストライプ状に形成される複数個のエミッタ領域及び
高濃度ベース領域と、前記複数個の高濃度ベース領域に
接続されると共に、前記トランジスタ領域の少なくとも
２ケ所から引き出され、かつ、それらの引き出し部が互
いに結合されるようなベース電極とを有している。
ランジスタ領域と、前記トランジスタ領域に形成される
コレクタ領域及びベース領域と、前記ベース領域に交互
にストライプ状に形成される複数個のエミッタ領域及び
高濃度ベース領域と、前記複数個の高濃度ベース領域に
接続されると共に、前記トランジスタ領域の少なくとも
２ケ所から引き出され、かつ、それらの引き出し部が互
いに結合されるようなベース電極とを有している。
また、トランジスタ領域と、前記トランジスタ領域に形
成されるコレクタ領域及びベース領域と、前記ベース領
域に交互にストライプ状に形成される複数個のエミッタ
領域及び高濃度ベース領域と、前記コレクタ領域に接続
されると共に、前記トランジスタ領域の少なくとも２ケ
所から引き出され、かつ、それらの引き出し部が互いに
結合されるようなコレクタ電極と、前記複数個のエミッ
タ領域に接続されると共に、前記コレクタ電極の引き出
し方向に対し逆方向へ引き出され、かつ、それらの引き
出し部が互いに結合されるようなエミッタ電極と、前記
複数個の高濃度ベース領域に接続されると共に、前記ト
ランジスタ領域の少なくとも２ケ所から引き出され、か
つ、それらの引き出し部が互いに結合されるようなベー
ス電極とを有している。
成されるコレクタ領域及びベース領域と、前記ベース領
域に交互にストライプ状に形成される複数個のエミッタ
領域及び高濃度ベース領域と、前記コレクタ領域に接続
されると共に、前記トランジスタ領域の少なくとも２ケ
所から引き出され、かつ、それらの引き出し部が互いに
結合されるようなコレクタ電極と、前記複数個のエミッ
タ領域に接続されると共に、前記コレクタ電極の引き出
し方向に対し逆方向へ引き出され、かつ、それらの引き
出し部が互いに結合されるようなエミッタ電極と、前記
複数個の高濃度ベース領域に接続されると共に、前記ト
ランジスタ領域の少なくとも２ケ所から引き出され、か
つ、それらの引き出し部が互いに結合されるようなベー
ス電極とを有している。
さらに、前記ベース電極は、トランジスタ領域の少なく
とも２ケ所から引き出され、かつ、それらの引き出し部
のうち少なくとも１つがエミッタ電極に接続される抵抗
上を通り、互いに結合されている。
とも２ケ所から引き出され、かつ、それらの引き出し部
のうち少なくとも１つがエミッタ電極に接続される抵抗
上を通り、互いに結合されている。
（作用） このような構成によれば、ベース電極は、トランジスタ
領域の少なくとも２ケ所から引き出され、かつ、それら
の引き出し部が互いに結合されている。このため、ベー
ス電極の電流密度のマージンを低下させることがなくな
る。
領域の少なくとも２ケ所から引き出され、かつ、それら
の引き出し部が互いに結合されている。このため、ベー
ス電極の電流密度のマージンを低下させることがなくな
る。
また、前記ベース電極は、トランジスタ領域の少なくと
も２ケ所から引き出され、かつ、それらの引き出し部の
うち少なくとも１つがエミッタ電極に接続される抵抗上
を通り、互いに結合するように配線されている。このた
め、コレクタ電極、エミッタ電極及びベース電極を一度
に形成することができ、容易に上記ベース電極のパター
ンを実現することが可能となる。
も２ケ所から引き出され、かつ、それらの引き出し部の
うち少なくとも１つがエミッタ電極に接続される抵抗上
を通り、互いに結合するように配線されている。このた
め、コレクタ電極、エミッタ電極及びベース電極を一度
に形成することができ、容易に上記ベース電極のパター
ンを実現することが可能となる。
（実施例） 以下、図面を参照しながら本発明の一実施例について詳
細に説明する。なお、この説明において、全図にわたり
共通部分には共通の参照符号を用いることで重複説明を
避けることにする。
細に説明する。なお、この説明において、全図にわたり
共通部分には共通の参照符号を用いることで重複説明を
避けることにする。
第１図は本発明の第１の実施例に係わる半導体装置の平
面パターンを示すものである。また、第２図は、前記第
１図のII−II′線に沿う断面図を示している。ここで、
11はｐ型半導体基板、12はn+型埋込みコレクタ層、13は
ｎ型コレクタ層、14はn+型取出しコレクタ層、14aはコ
レクタ電極、15はｐ型ベース層、16はp+型ベース層、16
aはベース電極、17はn+型エミッタ層、17aはエミッタ電
極、18はエミッタ直列抵抗、19はトランジスタ領域であ
る。
面パターンを示すものである。また、第２図は、前記第
１図のII−II′線に沿う断面図を示している。ここで、
11はｐ型半導体基板、12はn+型埋込みコレクタ層、13は
ｎ型コレクタ層、14はn+型取出しコレクタ層、14aはコ
レクタ電極、15はｐ型ベース層、16はp+型ベース層、16
aはベース電極、17はn+型エミッタ層、17aはエミッタ電
極、18はエミッタ直列抵抗、19はトランジスタ領域であ
る。
半導体基板11上のトランジスタ領域19には、n+型埋込み
コレクタ層12が形成されている。また、n+型埋込みコレ
クタ層12上には、ｎ型コレクタ層13が形成されている。
ｎ型コレクタ層13には、n+型埋込みコレクタ層12の両端
に達するn+型取出しコレクタ層14が形成されている。ま
た、n+型取出しコレクタ層14の間には、ｐ型ベース層
（ベース領域）15が形成されている。ｐ型ベース層15に
は、p+型ベース層（高濃度ベース領域）16とn+型エミッ
タ層（エミッタ領域）17とがストライプ状に交互に複数
個形成されている。さらに、n+型取出しコレクタ層14、
p+型ベース層16、n+型エミッタ層17からは、それぞれコ
レクタ電極14a、ベース電極16a、エミッタ電極17aが取
り出されている。即ち、コレクタ電極14aは、n+型取出
しコレクタ層14に接続されると共に、トランジスタ領域
19の両端から引き出され、かつ、それらの引き出し部は
互いに結合されることにより、逆コの字状となるように
形成されている。エミッタ電極17aは、複数個のn+型エ
ミッタ層17に接続されると共に、コレクタ電極14aの引
き出し方向に対して逆方向へ引き出され、かつ、それら
の引き出し部は互いに結合されることにより、櫛状とな
るように形成されている。また、エミッタ電極17aに
は、エミッタ直列抵抗18が接続されている。ベース電極
16aは、複数個のp+型ベース層16に接続されると共に、
トランジスタ領域19の両端から引き出され、かつ、それ
らの引き出し部は互いに結合されている。即ち、トラン
ジスタ領域19の一端から引き出されたベース電極16a
は、エミッタ直列抵抗18上を通り、トランジスタ領域19
の他端から引き出されたベース電極16aに所定の位置で
結合されている。
コレクタ層12が形成されている。また、n+型埋込みコレ
クタ層12上には、ｎ型コレクタ層13が形成されている。
ｎ型コレクタ層13には、n+型埋込みコレクタ層12の両端
に達するn+型取出しコレクタ層14が形成されている。ま
た、n+型取出しコレクタ層14の間には、ｐ型ベース層
（ベース領域）15が形成されている。ｐ型ベース層15に
は、p+型ベース層（高濃度ベース領域）16とn+型エミッ
タ層（エミッタ領域）17とがストライプ状に交互に複数
個形成されている。さらに、n+型取出しコレクタ層14、
p+型ベース層16、n+型エミッタ層17からは、それぞれコ
レクタ電極14a、ベース電極16a、エミッタ電極17aが取
り出されている。即ち、コレクタ電極14aは、n+型取出
しコレクタ層14に接続されると共に、トランジスタ領域
19の両端から引き出され、かつ、それらの引き出し部は
互いに結合されることにより、逆コの字状となるように
形成されている。エミッタ電極17aは、複数個のn+型エ
ミッタ層17に接続されると共に、コレクタ電極14aの引
き出し方向に対して逆方向へ引き出され、かつ、それら
の引き出し部は互いに結合されることにより、櫛状とな
るように形成されている。また、エミッタ電極17aに
は、エミッタ直列抵抗18が接続されている。ベース電極
16aは、複数個のp+型ベース層16に接続されると共に、
トランジスタ領域19の両端から引き出され、かつ、それ
らの引き出し部は互いに結合されている。即ち、トラン
ジスタ領域19の一端から引き出されたベース電極16a
は、エミッタ直列抵抗18上を通り、トランジスタ領域19
の他端から引き出されたベース電極16aに所定の位置で
結合されている。
第３図及び第４図は、それぞれ前記第１図のIII−III′
線に沿う断面図の一例を示すものである。
線に沿う断面図の一例を示すものである。
第３図はエミッタ直列抵抗18がポリシリコン抵抗からな
るものを示している。ポリシリコン抵抗を用いる場合に
は、例えばシート抵抗の低い砒素ドープド・ポリ・シリ
コンを使用することにより、エミッタ直列抵抗18の長さ
Ｘを十分に確保することができる。また、第４図はエミ
ッタ直列抵抗18が拡散抵抗からなるものを示している。
この場合にも、本発明が適用できることは言うまでもな
い。
るものを示している。ポリシリコン抵抗を用いる場合に
は、例えばシート抵抗の低い砒素ドープド・ポリ・シリ
コンを使用することにより、エミッタ直列抵抗18の長さ
Ｘを十分に確保することができる。また、第４図はエミ
ッタ直列抵抗18が拡散抵抗からなるものを示している。
この場合にも、本発明が適用できることは言うまでもな
い。
次に、前記第１図及び第２図を参照しながら、その製造
方法について詳細に説明する。
方法について詳細に説明する。
まず、周知の方法を用いて、半導体基板11上のトランジ
スタ領域19に、n+型埋込みコレクタ層12、ｎ型コレクタ
層13、n+型取出しコレクタ層14、ｐ型ベース層15、p+型
ベース層16及びn+型エミッタ層17をそれぞれ形成する。
この後、全面に第１の絶縁膜を形成する。また、不純物
を含ないポリ・シリコンを約5000Å堆積形成する。さら
に、リン（Ｐ）を、ドーズ量約3.5×1015［atoms/c
m2］、加速電圧40［keV］でイオン注入することによ
り、前記ポリ・シリコンをシート抵抗値約100［Ω／
□］に導電化させる。次に、前記ポリ・シリコンのホト
・エッチングを行い、エミッタ電極の引き出し方向の前
記第１の絶縁膜上に前記ポリ・シリコンを帯状に残存さ
せる。この後、全面に第２の絶縁膜を約8000Å形成す
る。また、n+型取出しコレクタ層14、p+型ベース層16、
n+型エミッタ層17又は前記ポリ・シリコンに達するコン
タクトホールをそれぞれ所定の位置に開口する。次に、
全面にアルミ（Al）を堆積形成した後、そのパターニン
グを行い、アルミによる電極配線を施す。この時、ベー
ス電極16aは、コレクタ電極14aの引き出し方向でそれぞ
れを互いに結合すると共に、トランジスタ領域19の両端
から引き出すようにして配線される。また、トランジス
タ領域19の一端から引き出されたベース電極16aは、エ
ミッタ直列抵抗18上を通り、トランジスタ領域19の他端
から引き出されたベース電極16aに所定の位置で結合さ
れるようにして配線される。ここで、エミッタ直列抵抗
18の長さＸを十分に長くすることにより、ベース電極16
aを容易に結合させることが可能である。この場合、エ
ミッタ直列抵抗18の抵抗値は、エミッタ直列抵抗18の幅
Ｙを広げることにより調節することが可能である。具体
的には、前記ポリ・シリコンからなる抵抗18の長さＸ
は、10μｍ以上必要となる。このため、エミッタ直列抵
抗18の抵抗値を約20Ωとするには、例えば前記ポリ・シ
リコンからなる抵抗18の長さＸは約20μｍとし、その幅
Ｙは約100μｍとすればよい。また、所望のエミッタ直
列抵抗18の抵抗値が10Ω以下と小さな値が必要なとき
は、抵抗材として、エミッタ拡散源と同一の砒素ドープ
ド・シリコンを使用すれば、シート抵抗値が30［Ω／
□］程度となるため問題はない。
スタ領域19に、n+型埋込みコレクタ層12、ｎ型コレクタ
層13、n+型取出しコレクタ層14、ｐ型ベース層15、p+型
ベース層16及びn+型エミッタ層17をそれぞれ形成する。
この後、全面に第１の絶縁膜を形成する。また、不純物
を含ないポリ・シリコンを約5000Å堆積形成する。さら
に、リン（Ｐ）を、ドーズ量約3.5×1015［atoms/c
m2］、加速電圧40［keV］でイオン注入することによ
り、前記ポリ・シリコンをシート抵抗値約100［Ω／
□］に導電化させる。次に、前記ポリ・シリコンのホト
・エッチングを行い、エミッタ電極の引き出し方向の前
記第１の絶縁膜上に前記ポリ・シリコンを帯状に残存さ
せる。この後、全面に第２の絶縁膜を約8000Å形成す
る。また、n+型取出しコレクタ層14、p+型ベース層16、
n+型エミッタ層17又は前記ポリ・シリコンに達するコン
タクトホールをそれぞれ所定の位置に開口する。次に、
全面にアルミ（Al）を堆積形成した後、そのパターニン
グを行い、アルミによる電極配線を施す。この時、ベー
ス電極16aは、コレクタ電極14aの引き出し方向でそれぞ
れを互いに結合すると共に、トランジスタ領域19の両端
から引き出すようにして配線される。また、トランジス
タ領域19の一端から引き出されたベース電極16aは、エ
ミッタ直列抵抗18上を通り、トランジスタ領域19の他端
から引き出されたベース電極16aに所定の位置で結合さ
れるようにして配線される。ここで、エミッタ直列抵抗
18の長さＸを十分に長くすることにより、ベース電極16
aを容易に結合させることが可能である。この場合、エ
ミッタ直列抵抗18の抵抗値は、エミッタ直列抵抗18の幅
Ｙを広げることにより調節することが可能である。具体
的には、前記ポリ・シリコンからなる抵抗18の長さＸ
は、10μｍ以上必要となる。このため、エミッタ直列抵
抗18の抵抗値を約20Ωとするには、例えば前記ポリ・シ
リコンからなる抵抗18の長さＸは約20μｍとし、その幅
Ｙは約100μｍとすればよい。また、所望のエミッタ直
列抵抗18の抵抗値が10Ω以下と小さな値が必要なとき
は、抵抗材として、エミッタ拡散源と同一の砒素ドープ
ド・シリコンを使用すれば、シート抵抗値が30［Ω／
□］程度となるため問題はない。
このような構成によれば、ベース電極16aは、トランジ
スタ領域19の両端から引き出されている。よって、高周
波出力及び高周波利得の効率向上を達成するため、p+型
ベース層16及びn+型エミッタ層17間のピッチを狭くして
も、ベース電極の電流密度のマージンを低下させること
がない。具体的には、従来、高周波出力及び高周波利得
の効率を十分に向上させると、ベース電流密度が６×10
4〜８×104［A/cm2］となったものが、本発明では、３
×104〜４×104［A/cm2］となり、信頼性面におけるマ
ージンも向上した。また、トランジスタにとって、ベー
スをより均等に働かせることは、コレクタ電流の集中を
避ける手段として有効である。即ち、トランジスタのジ
ュール熱破壊を減少させることが可能になる。
スタ領域19の両端から引き出されている。よって、高周
波出力及び高周波利得の効率向上を達成するため、p+型
ベース層16及びn+型エミッタ層17間のピッチを狭くして
も、ベース電極の電流密度のマージンを低下させること
がない。具体的には、従来、高周波出力及び高周波利得
の効率を十分に向上させると、ベース電流密度が６×10
4〜８×104［A/cm2］となったものが、本発明では、３
×104〜４×104［A/cm2］となり、信頼性面におけるマ
ージンも向上した。また、トランジスタにとって、ベー
スをより均等に働かせることは、コレクタ電流の集中を
避ける手段として有効である。即ち、トランジスタのジ
ュール熱破壊を減少させることが可能になる。
第５図は本発明の第２の実施例に係わる半導体装置の平
面パターンを示すものである。また、第６図は、前記第
１図のIV−IV′線に沿う断面図を示している。
面パターンを示すものである。また、第６図は、前記第
１図のIV−IV′線に沿う断面図を示している。
半導体基板11上のトランジスタ領域19には、n+埋込みコ
レクタ層12が形成されている。また、n+型埋込みコレク
タ層12上には、ｎ型コレクタ層13が形成されている。ｎ
型コレクタ層13には、n+型埋込みコレクタ層12の中央及
び両端に達するn+型取出しコレクタ層14が形成されてい
る。また、n+型取出しコレクタ層14の間には、ｐ型ベー
ス層（ベース領域）15が形成されている。ｐ型ベース層
15には、p+型ベース層（高濃度ベース領域）16とn+型エ
ミッタ層（エミッタ領域）17とがストライプ状に交互に
複数個形成されている。さらに、n+型取出しコレクタ層
14、p+型ベース層16、n+型エミッタ層17からは、それぞ
れコレクタ電極、14a、ベース電極16a、エミッタ電極17
aが取り出されている。即ち、コレクタ電極14aは、n+型
取出しコレクタ層14に接続されると共に、トランジスタ
領域19の中央及び両端から引き出され、かつ、それらの
引き出し部は互いに結合されることにより、Ｅの字状と
なるように形成されている。エミッタ電極17aは、複数
個のn+型エミッタ層17に接続されると共に、前記コレク
タ電極14aの引き出し方向に対して逆方向へ引き出さ
れ、かつ、それらの引き出し部は互いに結合されてい
る。また、エミッタ電極17aには、エミッタ直列抵抗18
が接続されている。ベース電極16aは、複数個のp+型ベ
ース層16に接続されると共に、トランジスタ領域19の中
央及び両端から引き出され、かつ、それらの引き出し部
は互いに結合されている。即ち、トランジスタ領域19の
中央及び一端から引き出されたベース電極16aは、エミ
ッタ直列抵抗18上を通り、トランジスタ領域19の他端か
ら引き出されたベース電極16aに所定の位置で結合され
ている。
レクタ層12が形成されている。また、n+型埋込みコレク
タ層12上には、ｎ型コレクタ層13が形成されている。ｎ
型コレクタ層13には、n+型埋込みコレクタ層12の中央及
び両端に達するn+型取出しコレクタ層14が形成されてい
る。また、n+型取出しコレクタ層14の間には、ｐ型ベー
ス層（ベース領域）15が形成されている。ｐ型ベース層
15には、p+型ベース層（高濃度ベース領域）16とn+型エ
ミッタ層（エミッタ領域）17とがストライプ状に交互に
複数個形成されている。さらに、n+型取出しコレクタ層
14、p+型ベース層16、n+型エミッタ層17からは、それぞ
れコレクタ電極、14a、ベース電極16a、エミッタ電極17
aが取り出されている。即ち、コレクタ電極14aは、n+型
取出しコレクタ層14に接続されると共に、トランジスタ
領域19の中央及び両端から引き出され、かつ、それらの
引き出し部は互いに結合されることにより、Ｅの字状と
なるように形成されている。エミッタ電極17aは、複数
個のn+型エミッタ層17に接続されると共に、前記コレク
タ電極14aの引き出し方向に対して逆方向へ引き出さ
れ、かつ、それらの引き出し部は互いに結合されてい
る。また、エミッタ電極17aには、エミッタ直列抵抗18
が接続されている。ベース電極16aは、複数個のp+型ベ
ース層16に接続されると共に、トランジスタ領域19の中
央及び両端から引き出され、かつ、それらの引き出し部
は互いに結合されている。即ち、トランジスタ領域19の
中央及び一端から引き出されたベース電極16aは、エミ
ッタ直列抵抗18上を通り、トランジスタ領域19の他端か
ら引き出されたベース電極16aに所定の位置で結合され
ている。
このような構成によれば、ベース電極16aは、トランジ
スタ領域19の少なくとも２ケ所、例えばトランジスタ領
域19の中央及び両端からそれぞれ引き出されている。ま
た、トランジスタ領域19の中央及び一端から引き出され
たベース電極16aは、エミッタ直列抵抗18上を通り、ト
ランジスタ領域19の他端から引き出されたベース電極16
aに所定の位置で結合されている。よって、前記第１の
実施例と同様の効果を得ることができる。
スタ領域19の少なくとも２ケ所、例えばトランジスタ領
域19の中央及び両端からそれぞれ引き出されている。ま
た、トランジスタ領域19の中央及び一端から引き出され
たベース電極16aは、エミッタ直列抵抗18上を通り、ト
ランジスタ領域19の他端から引き出されたベース電極16
aに所定の位置で結合されている。よって、前記第１の
実施例と同様の効果を得ることができる。
第７図は本発明の第３の実施例に係わる半導体装置の平
面パターンを示すものである。
面パターンを示すものである。
これは、前記第１の実施例において、複数個のn+型取出
しエミッタ層17に接続されるエミッタ電極17aが、それ
ぞれエミッタ直列抵抗18を介した後、互いに結合される
ものである。この場合にも、トランジスタ領域19の一端
から引き出されたベース電極16aは、エミッタ直列抵抗1
8上を通り、トランジスタ領域19の他端から引き出され
たベース電極16aに所定の位置で結合することが可能で
ある。よって、前記第１の実施例と同様の効果を得るこ
とができる。
しエミッタ層17に接続されるエミッタ電極17aが、それ
ぞれエミッタ直列抵抗18を介した後、互いに結合される
ものである。この場合にも、トランジスタ領域19の一端
から引き出されたベース電極16aは、エミッタ直列抵抗1
8上を通り、トランジスタ領域19の他端から引き出され
たベース電極16aに所定の位置で結合することが可能で
ある。よって、前記第１の実施例と同様の効果を得るこ
とができる。
第８図は本発明の第４の実施例に係わる半導体装置の平
面パターンを示すものである。
面パターンを示すものである。
これは、前記第１の実施例におけるトランジスタを複数
個並列に接続したものである。このような場合にも、前
記第１の実施例と同様の効果が得られることは言うまで
もない。
個並列に接続したものである。このような場合にも、前
記第１の実施例と同様の効果が得られることは言うまで
もない。
［発明の効果］ 以上、説明したように、本発明の半導体装置によれば、
次のような効果を奏する。
次のような効果を奏する。
ベース電極は、複数個のp+型ベース層に接続されると共
に、トランジスタ領域の少なくとも２ケ所から引き出さ
れ、かつ、それらの引き出し部は互いに結合されてい
る。このため、コレクタ電流が大きくなっても、そのベ
ース抵抗が増大するこなく、動作の不均一も生じない。
よって、トランジスタ領域のベースを均等に働かせるこ
とが可能になり、高周波出力及び高周波利得の効率向上
と共に、ベース電極の電流密度のマージン向上をも達す
ることができる。
に、トランジスタ領域の少なくとも２ケ所から引き出さ
れ、かつ、それらの引き出し部は互いに結合されてい
る。このため、コレクタ電流が大きくなっても、そのベ
ース抵抗が増大するこなく、動作の不均一も生じない。
よって、トランジスタ領域のベースを均等に働かせるこ
とが可能になり、高周波出力及び高周波利得の効率向上
と共に、ベース電極の電流密度のマージン向上をも達す
ることができる。
第１図は本発明の第１の実施例に係わる半導体装置を示
す平面パターン図、第２図は前記第１図のII−II′線に
沿う断面図、第３図及び第４図はそれぞれ前記第１図の
III−III′線に沿う断面図の一例を示す図、第５図は本
発明の第２の実施例に係わる半導体装置を示す平面パタ
ーン図、第６図は前記第５図のIV−IV′線に沿う断面
図、第７図は本発明の第３の実施例に係わる半導体装置
を示す平面パターン図、第８図は本発明の第４の実施例
に係わる半導体装置を示す平面パターン図、第９図は従
来の半導体装置を示す平面パターン図、第10図は前記第
９図のＩ−Ｉ′線に沿う断面図である。 11……ｐ型半導体基板、12……n+型埋込みコレクタ層、
13……ｎ型コレクタ層、14……n+型取出しコレクタ層、
14a……コレクタ電極、15……ｐ型ベース層、16……p+
型ベース層、16a……ベース電極、17……n+型エミッタ
層、17a……エミッタ電極、18……エミッタ直列抵抗、1
9……トランジスタ領域。
す平面パターン図、第２図は前記第１図のII−II′線に
沿う断面図、第３図及び第４図はそれぞれ前記第１図の
III−III′線に沿う断面図の一例を示す図、第５図は本
発明の第２の実施例に係わる半導体装置を示す平面パタ
ーン図、第６図は前記第５図のIV−IV′線に沿う断面
図、第７図は本発明の第３の実施例に係わる半導体装置
を示す平面パターン図、第８図は本発明の第４の実施例
に係わる半導体装置を示す平面パターン図、第９図は従
来の半導体装置を示す平面パターン図、第10図は前記第
９図のＩ−Ｉ′線に沿う断面図である。 11……ｐ型半導体基板、12……n+型埋込みコレクタ層、
13……ｎ型コレクタ層、14……n+型取出しコレクタ層、
14a……コレクタ電極、15……ｐ型ベース層、16……p+
型ベース層、16a……ベース電極、17……n+型エミッタ
層、17a……エミッタ電極、18……エミッタ直列抵抗、1
9……トランジスタ領域。
Claims (3)
- 【請求項１】トランジスタ領域と、前記トランジスタ領
域に形成されるコレクタ領域及びベース領域と、前記ベ
ース領域に交互にストライプ状に形成される複数個のエ
ミッタ領域及び高濃度ベース領域とを有する半導体装置
において、前記複数個の高濃度ベース領域に接続される
と共に、前記トランジスタ領域の少なくとも２ケ所から
引き出され、かつ、それらの引き出し部が互いに結合さ
れるようなベース電極を具備することを特徴とする半導
体装置。 - 【請求項２】トランジスタ領域と、前記トランジスタ領
域に形成されるコレクタ領域及びベース領域と、前記ベ
ース領域に交互にストライプ状に形成される複数個のエ
ミッタ領域及び高濃度ベース領域と、前記コレクタ領域
に接続されると共に、前記トランジスタ領域の少なくと
も２ケ所から引き出され、かつ、それらの引き出し部が
互いに結合されるようなコレクタ電極と、前記複数個の
エミッタ領域に接続されると共に、前記コレクタ電極の
引き出し方向に対し逆方向へ引き出され、かつ、それら
の引き出し部が互いに結合されるようなエミッタ電極
と、前記複数個の高濃度ベース領域に接続されると共
に、前記トランジスタ領域の少なくとも２ケ所から引き
出され、かつ、それらの引き出し部が互いに結合される
ようなベース電極とを具備することを特徴とする半導体
装置。 - 【請求項３】前記ベース電極は、トランジスタ領域の少
なくとも２ケ所から引き出され、かつ、それらの引き出
し部のうち少なくとも１つがエミッタ電極に接続される
抵抗上を通り、互いに結合されていることを特徴とする
請求項１又は２記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013528A JPH07109831B2 (ja) | 1990-01-25 | 1990-01-25 | 半導体装置 |
| DE69118929T DE69118929T2 (de) | 1990-01-25 | 1991-01-24 | Halbleiteranordnung mit einem bipolaren Hochfrequenz-Transistor |
| EP91100891A EP0439163B1 (en) | 1990-01-25 | 1991-01-24 | Semiconductor device having a high-frequency bipolar transistor |
| KR1019910001177A KR940003603B1 (ko) | 1990-01-25 | 1991-01-24 | 반도체 장치 |
| US07/645,413 US5138417A (en) | 1990-01-25 | 1991-01-24 | High-frequency semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013528A JPH07109831B2 (ja) | 1990-01-25 | 1990-01-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03219638A JPH03219638A (ja) | 1991-09-27 |
| JPH07109831B2 true JPH07109831B2 (ja) | 1995-11-22 |
Family
ID=11835659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013528A Expired - Lifetime JPH07109831B2 (ja) | 1990-01-25 | 1990-01-25 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5138417A (ja) |
| EP (1) | EP0439163B1 (ja) |
| JP (1) | JPH07109831B2 (ja) |
| KR (1) | KR940003603B1 (ja) |
| DE (1) | DE69118929T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0590804B1 (en) * | 1992-09-03 | 1997-02-05 | STMicroelectronics, Inc. | Vertically isolated monolithic bipolar high-power transistor with top collector |
| US5387813A (en) * | 1992-09-25 | 1995-02-07 | National Semiconductor Corporation | Transistors with emitters having at least three sides |
| WO1996014665A1 (en) * | 1994-11-03 | 1996-05-17 | Telefonaktiebolaget Lm Ericsson | Ballast monitoring for radio frequency power transistors |
| DE19740909C2 (de) * | 1997-09-17 | 1999-07-01 | Siemens Ag | Anordnung zur Reduktion von Rauschen bei Mikrowellentransistoren und Verfahren zu deren Herstellung |
| JPH11102916A (ja) * | 1997-09-29 | 1999-04-13 | Nec Corp | 半導体集積回路装置およびその設計方法 |
| US6977420B2 (en) * | 1998-09-30 | 2005-12-20 | National Semiconductor Corporation | ESD protection circuit utilizing floating lateral clamp diodes |
| JP2003501839A (ja) * | 1999-06-03 | 2003-01-14 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体装置用接続配置およびその製造方法 |
| EP1220321A1 (en) | 2000-12-28 | 2002-07-03 | STMicroelectronics S.r.l. | Multiemitter bipolar transistor for bandgap reference circuits |
| JP2003045882A (ja) * | 2001-07-27 | 2003-02-14 | Nec Corp | 半導体装置及びその設計方法 |
| US10411086B2 (en) | 2014-04-07 | 2019-09-10 | Semiconductor Components Industries, Llc | High voltage capacitor and method |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL164703C (nl) * | 1968-06-21 | 1981-01-15 | Philips Nv | Halfgeleiderinrichting, voorzien van een contact met ten minste twee gedeelten en een voor deze gedeelten gemeenschappelijk gedeelte, waarbij in elk der ver- bindingswegen tussen de gedeelten en het gemeenschappe- lijke gedeelte een serieweerstand is opgenomen. |
| JPS5799771A (en) * | 1980-12-12 | 1982-06-21 | Hitachi Ltd | Semiconductor device |
| JPS62229975A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 電力用トランジスタ |
-
1990
- 1990-01-25 JP JP2013528A patent/JPH07109831B2/ja not_active Expired - Lifetime
-
1991
- 1991-01-24 EP EP91100891A patent/EP0439163B1/en not_active Expired - Lifetime
- 1991-01-24 DE DE69118929T patent/DE69118929T2/de not_active Expired - Fee Related
- 1991-01-24 US US07/645,413 patent/US5138417A/en not_active Expired - Lifetime
- 1991-01-24 KR KR1019910001177A patent/KR940003603B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE69118929D1 (de) | 1996-05-30 |
| DE69118929T2 (de) | 1996-10-02 |
| EP0439163A2 (en) | 1991-07-31 |
| KR940003603B1 (ko) | 1994-04-25 |
| EP0439163B1 (en) | 1996-04-24 |
| EP0439163A3 (en) | 1992-03-04 |
| JPH03219638A (ja) | 1991-09-27 |
| KR910015067A (ko) | 1991-08-31 |
| US5138417A (en) | 1992-08-11 |
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Legal Events
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