JPH0442829B2 - - Google Patents
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- Publication number
- JPH0442829B2 JPH0442829B2 JP59219621A JP21962184A JPH0442829B2 JP H0442829 B2 JPH0442829 B2 JP H0442829B2 JP 59219621 A JP59219621 A JP 59219621A JP 21962184 A JP21962184 A JP 21962184A JP H0442829 B2 JPH0442829 B2 JP H0442829B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- epitaxial layer
- region
- forming
- type epitaxial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
Landscapes
- Bipolar Integrated Circuits (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は注入形バイポーラ論理半導体装置（以
上I2Lと称す）に関し、逆形NPNトランジスタの
電流増幅率が小さくても、高速で安定に動作する
I2Lの構造に関するものである。
上I2Lと称す）に関し、逆形NPNトランジスタの
電流増幅率が小さくても、高速で安定に動作する
I2Lの構造に関するものである。
従来例の構成とその問題点
従来この種のI2Lは、第１図の断面図に示すよ
うに構成されている。Ｐ型基板１の上にＮ型の埋
め込み層２を形成し、このＮ型埋め込み層２の上
にＮ型エピタキシヤル層３を形成し、このＮ型エ
ピタキシヤル層３内にラテラルPNPトランジス
タのエミツタとなる浅いＰ型拡散領域５と前記
PNPトランジスタのコレクタ（これは逆形NPN
トランジスタのベースと共通）となる浅いＰ型拡
散領域４を形成し、このNPNトランジスタのベ
ース拡散領域４内に浅いＮ型拡散領域でなる６を
形成して、逆形NPNトランジスタを構成し、前
記Ｎ型エピタキシヤル層３は、通常、接地電位に
バイアスされている。なお、同図中、７は表面絶
縁膜、８は導電性物質（配線層）である。
うに構成されている。Ｐ型基板１の上にＮ型の埋
め込み層２を形成し、このＮ型埋め込み層２の上
にＮ型エピタキシヤル層３を形成し、このＮ型エ
ピタキシヤル層３内にラテラルPNPトランジス
タのエミツタとなる浅いＰ型拡散領域５と前記
PNPトランジスタのコレクタ（これは逆形NPN
トランジスタのベースと共通）となる浅いＰ型拡
散領域４を形成し、このNPNトランジスタのベ
ース拡散領域４内に浅いＮ型拡散領域でなる６を
形成して、逆形NPNトランジスタを構成し、前
記Ｎ型エピタキシヤル層３は、通常、接地電位に
バイアスされている。なお、同図中、７は表面絶
縁膜、８は導電性物質（配線層）である。
以上のように構成された従来のI2Lについてそ
の等価回路を第２図に示す。Ａ，ＢがPNPトラ
ンジスタでＣ，Ｄが逆形NPNトランジスタであ
る。ＡとＣ、あるいはＢとＤで１つのI2Lのセル
を構成している。
の等価回路を第２図に示す。Ａ，ＢがPNPトラ
ンジスタでＣ，Ｄが逆形NPNトランジスタであ
る。ＡとＣ、あるいはＢとＤで１つのI2Lのセル
を構成している。
しかしながら上記のような構成においては
PNPトランジスタが飽和するため、I2Lセルの電
流増幅率βeffや逆形NPNトランジスタの電流増幅
率βupを議論しなければならない。ここでPNPト
ランジスタＡ，Ｂのエミツタ電流、コレクタ電流
を各々Iioj，aF・Iiojとし、コレクタからの逆注入
される電流をIRとし、NPNトランジスタＣ，Ｄ
のベース電流、コレクタ電流を各々IB，ICとす
る。例えばNPNトランジスタＣがONしている
時、第２図の等価回路より次のことが言える。
PNPトランジスタが飽和するため、I2Lセルの電
流増幅率βeffや逆形NPNトランジスタの電流増幅
率βupを議論しなければならない。ここでPNPト
ランジスタＡ，Ｂのエミツタ電流、コレクタ電流
を各々Iioj，aF・Iiojとし、コレクタからの逆注入
される電流をIRとし、NPNトランジスタＣ，Ｄ
のベース電流、コレクタ電流を各々IB，ICとす
る。例えばNPNトランジスタＣがONしている
時、第２図の等価回路より次のことが言える。
NPNトランジスタＣ
IB＝aF・Iioj−IR ……(1)
IC＝βup・IB ……(2)
ここでaFはPNPトランジスタのエミツタ電流
のうち、コレクタにまで達する電流の割合、β〓p
はNPNトランジスタの順方向電流増幅率である。
のうち、コレクタにまで達する電流の割合、β〓p
はNPNトランジスタの順方向電流増幅率である。
NPNトランジスタＤはOOF状態であるため、
インジエクタ電流はNPNトランジスタＣに流れ
込み、動作状態では下記条件が必要となる。
インジエクタ電流はNPNトランジスタＣに流れ
込み、動作状態では下記条件が必要となる。
βup・IB＞aF・Iioj ……(3)
βeffは、PNPトランジスタのコレクタはき出し
電流aF・IiojとNPNトランジスタのコレクタ吸い
込み電流ICとの比で定義されるので、(1)、(2)、(3)
式より βeff＝IB／IB＋IR・βup＞１ ……(4) ＝βuP／１＋IR／IB＞１ ＝１／１／βup＋IB／IC・IR／IB＞１ あるいは、実質的に、 βeff≒１／１／βup＋Ipp／Ipo＞１ ……(4)′ （ただし、Ipp，Iopは各々PNPトランジスタ、
NPNトランジスタの飽和電流）となる。すなわ
ち(4)式が成立する条件が必要である。(4)式左辺の
βeffが大きい程I2Lは安定に動作する。一方、I2L
の高速性を追及するため、NPNトランジスタの
ベース領域（PNPトランジスタのコレクタ領域）
に到達するホール（正孔）の数を多くすると上記
(4)式中のIRの項が大きくなりβeffが低下し、I2Lの
動作として不安定になるという問題点を有してい
た。
電流aF・IiojとNPNトランジスタのコレクタ吸い
込み電流ICとの比で定義されるので、(1)、(2)、(3)
式より βeff＝IB／IB＋IR・βup＞１ ……(4) ＝βuP／１＋IR／IB＞１ ＝１／１／βup＋IB／IC・IR／IB＞１ あるいは、実質的に、 βeff≒１／１／βup＋Ipp／Ipo＞１ ……(4)′ （ただし、Ipp，Iopは各々PNPトランジスタ、
NPNトランジスタの飽和電流）となる。すなわ
ち(4)式が成立する条件が必要である。(4)式左辺の
βeffが大きい程I2Lは安定に動作する。一方、I2L
の高速性を追及するため、NPNトランジスタの
ベース領域（PNPトランジスタのコレクタ領域）
に到達するホール（正孔）の数を多くすると上記
(4)式中のIRの項が大きくなりβeffが低下し、I2Lの
動作として不安定になるという問題点を有してい
た。
発明の目的
本発明は注入形バイポーラ論理半導体装置で、
逆形NPNトランジスタの電流増幅率が小さくて
も１以上あれば安定に動作し、しかも、アナログ
素子と共存可能なI2Lの構成を提供することであ
る。
逆形NPNトランジスタの電流増幅率が小さくて
も１以上あれば安定に動作し、しかも、アナログ
素子と共存可能なI2Lの構成を提供することであ
る。
発明の構成
本発明の注入形論理半導体装置は、Ｐ型基板１
上にＮ型埋め込み領域を形成し、前記Ｎ型埋め込
み領域上にＰ型埋め込み領域９を選択的に形成
し、前記Ｎ型埋め込み領域と前記Ｐ型埋め込み領
域９とを一体化した表面上にＮ型エピタキシヤル
層３−１，３−２，３−３を形成し、前記Ｐ型埋
め込み領域９を包囲して且つ前記Ｎ型エピタキシ
ヤル層の主面から前記Ｐ型基板１まで達するよう
に絶縁物質領域１０を形成することで、前記絶縁
物質領域１０で包囲されない前記Ｎ型エピタキシ
ヤル層を第１のＮ型エピタキシヤル層３−１と成
し、前記第１のＮ型エピタキシヤル層３−１の主
面から第１の主面から第１のＰ型拡散層４−１を
浅く形成し、前記第１のＰ型拡散層４−１内にＮ
型拡散層６を浅く形成し、前記絶縁物質領域１０
で包囲された前記Ｎ型エピタキシヤル層の主面か
ら前記Ｐ型埋め込み領域９まで達する深いＰ型拡
散層１１を形成することで、前記絶縁物質領域で
包囲された前記Ｎ型エピタキシヤル層を第２のＮ
型エピタキシヤル層３−２と第３のＮ型エピタキ
シヤル層３−３とに絶縁分離し、前記第２のＮ型
エピキシヤル層３−２内に前記第２，第３のＰ型
拡散層４−２，５を浅く形成し、前記第１のＰ型
拡散層４−１と第２のＰ型拡散層４−２とを接続
し、前記深いＰ型拡散層１１と前記第２のＮ型エ
ピタキシヤル層３−２とを接続し、前記第１のＮ
型エピタキシヤル層３−１と前記第３のＮ型エピ
タキシヤル層３−３とを接続したことを特徴とす
る構成にしたものであり、これにより逆形NPN
トランジスタの電流増幅率が小さくても高速で安
定に動作するI2Lの構造を可能とするものである。
上にＮ型埋め込み領域を形成し、前記Ｎ型埋め込
み領域上にＰ型埋め込み領域９を選択的に形成
し、前記Ｎ型埋め込み領域と前記Ｐ型埋め込み領
域９とを一体化した表面上にＮ型エピタキシヤル
層３−１，３−２，３−３を形成し、前記Ｐ型埋
め込み領域９を包囲して且つ前記Ｎ型エピタキシ
ヤル層の主面から前記Ｐ型基板１まで達するよう
に絶縁物質領域１０を形成することで、前記絶縁
物質領域１０で包囲されない前記Ｎ型エピタキシ
ヤル層を第１のＮ型エピタキシヤル層３−１と成
し、前記第１のＮ型エピタキシヤル層３−１の主
面から第１の主面から第１のＰ型拡散層４−１を
浅く形成し、前記第１のＰ型拡散層４−１内にＮ
型拡散層６を浅く形成し、前記絶縁物質領域１０
で包囲された前記Ｎ型エピタキシヤル層の主面か
ら前記Ｐ型埋め込み領域９まで達する深いＰ型拡
散層１１を形成することで、前記絶縁物質領域で
包囲された前記Ｎ型エピタキシヤル層を第２のＮ
型エピタキシヤル層３−２と第３のＮ型エピタキ
シヤル層３−３とに絶縁分離し、前記第２のＮ型
エピキシヤル層３−２内に前記第２，第３のＰ型
拡散層４−２，５を浅く形成し、前記第１のＰ型
拡散層４−１と第２のＰ型拡散層４−２とを接続
し、前記深いＰ型拡散層１１と前記第２のＮ型エ
ピタキシヤル層３−２とを接続し、前記第１のＮ
型エピタキシヤル層３−１と前記第３のＮ型エピ
タキシヤル層３−３とを接続したことを特徴とす
る構成にしたものであり、これにより逆形NPN
トランジスタの電流増幅率が小さくても高速で安
定に動作するI2Lの構造を可能とするものである。
実施例の説明
第３図は本発明の一実施例におけるI2Lの平面
図であり、第４図、第５図は、同実施例のうち、
−′，−′の各局部の断面図である。なお
第１図と同一のものには同一の符号をつけて説明
を省略する。またＮ型埋め込み層２は、通常、接
地電にバイアスされている。Ｐ型拡散領域９およ
び深いＰ型拡散領域１１は、共にラテラルPNP
トランジスタのベースと接地間に挿入されるダイ
オードのアノードを形成している。これらは、コ
ンタクト窓１２上に導電性物質により、PNPト
ランジスタのベース領域となるＮ型エピタキシヤ
ル層３−２と接続される。さらに、１０は、絶縁
物質分離領域として代表的な酸化膜分離領域であ
り、２のＮ型埋め込み領域を分離し、また、
PNPトランジスタのコレクタ４（これは逆形
NPNトランジスタのベース）を２つに分割して
おり、これら２つ分離された浅いＰ型拡散領域は
互いに、導電性物質８で接続される。また、深い
Ｐ型拡散領域１１とPNPトランジスタのベース
領域３−２とはコンタクト窓１２と導電性物質に
よつて接続される。さらにPNPトランジスタを
形成している側のＮ型エピタキシヤル層３−３と
NPNトランジスタを形成している側のＮ型エピ
タキシヤル層３−１とは、コンタクト窓１３と導
電性物質により接続されている。
図であり、第４図、第５図は、同実施例のうち、
−′，−′の各局部の断面図である。なお
第１図と同一のものには同一の符号をつけて説明
を省略する。またＮ型埋め込み層２は、通常、接
地電にバイアスされている。Ｐ型拡散領域９およ
び深いＰ型拡散領域１１は、共にラテラルPNP
トランジスタのベースと接地間に挿入されるダイ
オードのアノードを形成している。これらは、コ
ンタクト窓１２上に導電性物質により、PNPト
ランジスタのベース領域となるＮ型エピタキシヤ
ル層３−２と接続される。さらに、１０は、絶縁
物質分離領域として代表的な酸化膜分離領域であ
り、２のＮ型埋め込み領域を分離し、また、
PNPトランジスタのコレクタ４（これは逆形
NPNトランジスタのベース）を２つに分割して
おり、これら２つ分離された浅いＰ型拡散領域は
互いに、導電性物質８で接続される。また、深い
Ｐ型拡散領域１１とPNPトランジスタのベース
領域３−２とはコンタクト窓１２と導電性物質に
よつて接続される。さらにPNPトランジスタを
形成している側のＮ型エピタキシヤル層３−３と
NPNトランジスタを形成している側のＮ型エピ
タキシヤル層３−１とは、コンタクト窓１３と導
電性物質により接続されている。
以上のように構成された本実施例のI2L構造に
ついてその等価回路を第６図に示す。この図で明
らかなように、本実施例装置では、注入用の
PNPトランジスタのベースと接地間に等価的な
ダイオードが挿入されている。例えばNPNトラ
ンジスタＣがONしている時、PNPトランジスタ
Ａはベースと接地間にそう入されたダイオードＦ
により飽和領域に入ることはない。したがつて
PNPトランジスタＡは、コレクタからの逆注入
が生じないので前記(4)式中のIRは省略でき、その
結果βeff＝βup＞１となり、逆形NPNトランジス
タの電流増幅が小さくても１以上であれば安定な
動作が得られる。また、従来のI2L構造では(4)′式
中のIpp／Iopが１以下であることがI2Lのインバー
タ特性の必要条件であつたが、本発明のI2L構造
による実施例では、この条件の制約はなくなつて
おり、製造上のプロセスパラメータの設定、制御
が容易である。
ついてその等価回路を第６図に示す。この図で明
らかなように、本実施例装置では、注入用の
PNPトランジスタのベースと接地間に等価的な
ダイオードが挿入されている。例えばNPNトラ
ンジスタＣがONしている時、PNPトランジスタ
Ａはベースと接地間にそう入されたダイオードＦ
により飽和領域に入ることはない。したがつて
PNPトランジスタＡは、コレクタからの逆注入
が生じないので前記(4)式中のIRは省略でき、その
結果βeff＝βup＞１となり、逆形NPNトランジス
タの電流増幅が小さくても１以上であれば安定な
動作が得られる。また、従来のI2L構造では(4)′式
中のIpp／Iopが１以下であることがI2Lのインバー
タ特性の必要条件であつたが、本発明のI2L構造
による実施例では、この条件の制約はなくなつて
おり、製造上のプロセスパラメータの設定、制御
が容易である。
発明の効果
以上の説明からも明らかなように、本発明は
I2LのPNPトランジスタのベースと接地間にダイ
オードをそう入することにより高速性と安定動作
性を兼ね備えた半導体素子であり、逆型NPNト
ランジスタの電流増幅率が小さくてもよいことか
らこのNPNトランジスタのエミツタ・コレクタ
間耐圧を高くすることができ集積回路における歩
留りが大きく向上するという優れた効果が得られ
る。
I2LのPNPトランジスタのベースと接地間にダイ
オードをそう入することにより高速性と安定動作
性を兼ね備えた半導体素子であり、逆型NPNト
ランジスタの電流増幅率が小さくてもよいことか
らこのNPNトランジスタのエミツタ・コレクタ
間耐圧を高くすることができ集積回路における歩
留りが大きく向上するという優れた効果が得られ
る。
第１図は従来例のI2Lの断面図、第２図は同第
１図示I2Lの等価回路図、第３図は本発明の実施
例I2Lの要部平面図、第４図は本発明の実施例の
−′局部の断面図、第５図は本発明の実施例
の−′局部断面図、第６図は本発明の実施例
I2Lの等価回路図である。 １……Ｐ型基板、２……Ｎ型埋め込み領域、３
……Ｎ型エピタキシヤル層、４，５……浅いＰ型
拡散領域、６……浅いＮ型拡散領域、７……絶縁
膜、８……導電性物質、９……Ｐ型埋め込み領
域、１０……絶縁物質分離領域、１１……深いＰ
型拡散領域、１２，１３……コンタクト窓。
１図示I2Lの等価回路図、第３図は本発明の実施
例I2Lの要部平面図、第４図は本発明の実施例の
−′局部の断面図、第５図は本発明の実施例
の−′局部断面図、第６図は本発明の実施例
I2Lの等価回路図である。 １……Ｐ型基板、２……Ｎ型埋め込み領域、３
……Ｎ型エピタキシヤル層、４，５……浅いＰ型
拡散領域、６……浅いＮ型拡散領域、７……絶縁
膜、８……導電性物質、９……Ｐ型埋め込み領
域、１０……絶縁物質分離領域、１１……深いＰ
型拡散領域、１２，１３……コンタクト窓。
Claims (1)
- １ Ｐ型基板上にＮ型埋め込み領域を形成し、前
記Ｎ型埋め込み領域上にＰ型埋め込み領域を選択
的に形成し、前記Ｎ型埋め込み領域と前記Ｐ型埋
め込み領域とを一体化した表面上にＮ型エピタキ
シヤル層を形成し、前記Ｐ型埋め込み領域を包囲
して且つ前記Ｎ型エピタキシヤル層の主面から前
記Ｐ型基板まで達するように絶縁物質領域を形成
することで、前記絶縁物質領域で包囲されない前
記Ｎ型エピタキシヤル層を第１のＮ型エピタキシ
ヤル層と成し、前記第１のＮ型エピタキシヤル層
内の主面から第１のＰ型拡散層を浅く形成し、前
記第１のＰ型拡散層内にＮ型拡散層を浅く形成
し、前記絶縁物質領域で包囲された前記Ｎ型エピ
タキシヤル層の主面から前記Ｐ型埋め込み領域ま
で達する深いＰ型拡散層を形成することで、前記
絶縁物質領域で包囲された前記Ｎ型エピタキシヤ
ル層を第２のＮ型エピタキシヤル層と第３のＮ型
エピタキシヤル層とに絶縁分離し、前記第２のＮ
型エピタキシヤル層内に前記第２，第３のＰ型拡
散層を浅く形成し、前記第１のＰ型拡散層と前記
第２のＰ型拡散層とを接続し、前記深いＰ型拡散
層と前記第２のＮ型エピタキシヤル層とを接続
し、前記第１のＮ型エピタキシヤル層と前記第３
のＮ型エピタキシヤル層とを接続したことを特徴
とする注入形論理半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219621A JPS6197958A (ja) | 1984-10-19 | 1984-10-19 | 注入形論理半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219621A JPS6197958A (ja) | 1984-10-19 | 1984-10-19 | 注入形論理半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6197958A JPS6197958A (ja) | 1986-05-16 |
| JPH0442829B2 true JPH0442829B2 (ja) | 1992-07-14 |
Family
ID=16738393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59219621A Granted JPS6197958A (ja) | 1984-10-19 | 1984-10-19 | 注入形論理半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6197958A (ja) |
-
1984
- 1984-10-19 JP JP59219621A patent/JPS6197958A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6197958A (ja) | 1986-05-16 |
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