JPH1022745A - 半導体装置 - Google Patents
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- JPH1022745A JPH1022745A JP8190041A JP19004196A JPH1022745A JP H1022745 A JPH1022745 A JP H1022745A JP 8190041 A JP8190041 A JP 8190041A JP 19004196 A JP19004196 A JP 19004196A JP H1022745 A JPH1022745 A JP H1022745A
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- feedback amplifier
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Abstract
(57)【要約】
【課題】 位相調整容量を含む帰還増幅回路の周波数特
性のプロセス変動を抑制し、帰還増幅回路を搭載するモ
ノリシックＬＳＩ等の製品特性を安定化する。 【解決手段】 入力信号ＩＮを受ける入力トランジスタ
Ｑ１と、入力トランジスタＱ１のコレクタ側に設けられ
る位相調整容量ＣＦとを含む帰還増幅回路を搭載するモ
ノリシックＬＳＩ等において、帰還増幅回路の位相調整
容量ＣＦを、入力トランジスタＱ１と同様なバイポーラ
トランジスタＱ３のエミッタ接合容量を用いて構成す
る。これにより、入力トランジスタＱ１のエミッタ接合
容量ＣＥの静電容量値のプロセスバラツキにともなう帰
還増幅回路の周波数特性の変動を、位相調整容量ＣＦの
静電容量値のプロセスバラツキによって相殺する。
性のプロセス変動を抑制し、帰還増幅回路を搭載するモ
ノリシックＬＳＩ等の製品特性を安定化する。 【解決手段】 入力信号ＩＮを受ける入力トランジスタ
Ｑ１と、入力トランジスタＱ１のコレクタ側に設けられ
る位相調整容量ＣＦとを含む帰還増幅回路を搭載するモ
ノリシックＬＳＩ等において、帰還増幅回路の位相調整
容量ＣＦを、入力トランジスタＱ１と同様なバイポーラ
トランジスタＱ３のエミッタ接合容量を用いて構成す
る。これにより、入力トランジスタＱ１のエミッタ接合
容量ＣＥの静電容量値のプロセスバラツキにともなう帰
還増幅回路の周波数特性の変動を、位相調整容量ＣＦの
静電容量値のプロセスバラツキによって相殺する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、例えば、帰還増幅回路を搭載するモノリシックＬＳ
Ｉ（大規模集積回路装置）ならびにその周波数特性の安
定化及び製造バラツキの抑制に利用して特に有効な技術
に関するものである。
し、例えば、帰還増幅回路を搭載するモノリシックＬＳ
Ｉ（大規模集積回路装置）ならびにその周波数特性の安
定化及び製造バラツキの抑制に利用して特に有効な技術
に関するものである。
【０００２】
【従来の技術】バイポーラトランジスタ（以下、単にト
ランジスタと略称する）を基本素子とし、数ＧＨｚ（ギ
ガヘルツ）台の高周波信号に対応しうる帰還増幅回路
が、例えば、１９８９年１２月付の『ＩＥＥＥ（Ｉｎｓ
ｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ
Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ）Ｊｏｕ
ｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕ
ｉｔｓ Ｖｏｌ．２４，Ｎｏ．６』第１７４４頁〜第１
７４８頁に記載されている。また、このような帰還増幅
回路において、帰還抵抗と並列形態に所定の位相調整容
量（ピーキング容量）を接続し、特に遮断周波数近傍の
高周波帯域でピーキングを形成せしめることで、帰還増
幅回路の周波数特性を改善する方法が知られている。
ランジスタと略称する）を基本素子とし、数ＧＨｚ（ギ
ガヘルツ）台の高周波信号に対応しうる帰還増幅回路
が、例えば、１９８９年１２月付の『ＩＥＥＥ（Ｉｎｓ
ｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ
Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ）Ｊｏｕ
ｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕ
ｉｔｓ Ｖｏｌ．２４，Ｎｏ．６』第１７４４頁〜第１
７４８頁に記載されている。また、このような帰還増幅
回路において、帰還抵抗と並列形態に所定の位相調整容
量（ピーキング容量）を接続し、特に遮断周波数近傍の
高周波帯域でピーキングを形成せしめることで、帰還増
幅回路の周波数特性を改善する方法が知られている。
【０００３】
【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、図５のような帰還増幅回路を搭載する
モノリシックＬＳＩを開発し、次のような問題点に直面
した。すなわち、このモノリシックＬＳＩにおいて、帰
還増幅回路の位相調整容量ＣＦは、例えば所定の酸化膜
を一対のポリシリコン電極ではさんだ通常のキャパシタ
からなり、その静電容量値はほぼ製造プロセスに依存し
ない。ところが、帰還増幅回路を構成する入力トランジ
スタＱ１には、図５に点線で示されるように、その静電
容量値が製造プロセスつまり例えば不純物濃度の影響を
受けて変化するエミッタ接合容量ＣＥが寄生し、帰還増
幅回路のピーキングは、このエミッタ接合容量ＣＥの静
電容量値が大きくなるほど大きくなり、逆に小さくなる
ほど小さくなる。この結果、帰還増幅回路の周波数特性
が製造プロセスに依存してバラツキを呈し、これによっ
てモノリシックＬＳＩの製品特性が不安定なものとな
る。
発明に先立って、図５のような帰還増幅回路を搭載する
モノリシックＬＳＩを開発し、次のような問題点に直面
した。すなわち、このモノリシックＬＳＩにおいて、帰
還増幅回路の位相調整容量ＣＦは、例えば所定の酸化膜
を一対のポリシリコン電極ではさんだ通常のキャパシタ
からなり、その静電容量値はほぼ製造プロセスに依存し
ない。ところが、帰還増幅回路を構成する入力トランジ
スタＱ１には、図５に点線で示されるように、その静電
容量値が製造プロセスつまり例えば不純物濃度の影響を
受けて変化するエミッタ接合容量ＣＥが寄生し、帰還増
幅回路のピーキングは、このエミッタ接合容量ＣＥの静
電容量値が大きくなるほど大きくなり、逆に小さくなる
ほど小さくなる。この結果、帰還増幅回路の周波数特性
が製造プロセスに依存してバラツキを呈し、これによっ
てモノリシックＬＳＩの製品特性が不安定なものとな
る。
【０００４】この発明の目的は、位相調整容量を含む帰
還増幅回路の周波数特性のプロセス変動を抑制すること
にある。この発明の他の目的は、帰還増幅回路を搭載す
るモノリシックＬＳＩ等の製品特性を安定化することに
ある。
還増幅回路の周波数特性のプロセス変動を抑制すること
にある。この発明の他の目的は、帰還増幅回路を搭載す
るモノリシックＬＳＩ等の製品特性を安定化することに
ある。
【０００５】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、入力信号を受ける入力トラン
ジスタと、入力トランジスタのコレクタ側に設けられる
位相調整容量とを含む帰還増幅回路を搭載するモノリシ
ックＬＳＩ等において、位相調整容量を、入力トランジ
スタと同様なバイポーラトランジスタのエミッタ接合容
量を用いて構成する。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、入力信号を受ける入力トラン
ジスタと、入力トランジスタのコレクタ側に設けられる
位相調整容量とを含む帰還増幅回路を搭載するモノリシ
ックＬＳＩ等において、位相調整容量を、入力トランジ
スタと同様なバイポーラトランジスタのエミッタ接合容
量を用いて構成する。
【０００７】上記した手段によれば、入力トランジスタ
のエミッタ接合容量の静電容量値のプロセスバラツキに
ともなう帰還増幅回路の周波数特性の変動を、位相調整
容量の静電容量値のプロセスバラツキによって相殺する
ことができるため、帰還増幅回路の周波数特性のプロセ
ス変動を抑制し、帰還増幅回路を搭載するモノリシック
ＬＳＩ等の製品特性を安定化することができる。
のエミッタ接合容量の静電容量値のプロセスバラツキに
ともなう帰還増幅回路の周波数特性の変動を、位相調整
容量の静電容量値のプロセスバラツキによって相殺する
ことができるため、帰還増幅回路の周波数特性のプロセ
ス変動を抑制し、帰還増幅回路を搭載するモノリシック
ＬＳＩ等の製品特性を安定化することができる。
【０００８】
【発明の実施の形態】図１には、この発明が適用された
モノリシックＬＳＩに搭載される帰還増幅回路の第１の
実施例の回路図が示されている。また、図２には、図１
の帰還増幅回路に含まれる位相調整容量ＣＦの一実施例
の断面構造図が示され、図３には、図１の帰還増幅回路
の一実施例の利得−周波数特性図が示されている。これ
らの図をもとに、この実施例のモノリシックＬＳＩに搭
載される帰還増幅回路の構成及び動作の概要ならびにそ
の特徴について説明する。なお、図１の各回路素子は、
公知のバイポーラ集積回路の製造技術により、単結晶シ
リコンのような１個の半導体基板上に形成される。ま
た、以下の回路図に示されるバイポーラトランジスタ
は、特に制限されないが、すべてＮＰＮ型トランジスタ
である。さらに、図３に示される周波数及び利得の値
は、その関係を例示するための相対的なものであって、
絶対的な意味を持つものではない。以下、図１を中心に
帰還増幅回路の具体的説明を進め、その過程で図２及び
図３を参照する。
モノリシックＬＳＩに搭載される帰還増幅回路の第１の
実施例の回路図が示されている。また、図２には、図１
の帰還増幅回路に含まれる位相調整容量ＣＦの一実施例
の断面構造図が示され、図３には、図１の帰還増幅回路
の一実施例の利得−周波数特性図が示されている。これ
らの図をもとに、この実施例のモノリシックＬＳＩに搭
載される帰還増幅回路の構成及び動作の概要ならびにそ
の特徴について説明する。なお、図１の各回路素子は、
公知のバイポーラ集積回路の製造技術により、単結晶シ
リコンのような１個の半導体基板上に形成される。ま
た、以下の回路図に示されるバイポーラトランジスタ
は、特に制限されないが、すべてＮＰＮ型トランジスタ
である。さらに、図３に示される周波数及び利得の値
は、その関係を例示するための相対的なものであって、
絶対的な意味を持つものではない。以下、図１を中心に
帰還増幅回路の具体的説明を進め、その過程で図２及び
図３を参照する。
【０００９】図１において、この実施例の帰還増幅回路
は、そのベースに入力信号ＩＮを受ける入力トランジス
タＱ１と、そのベースが入力トランジスタＱ１のコレク
タに結合されるトランジスタＱ２とを含む。このうち、
入力トランジスタＱ１のエミッタは、エミッタ抵抗ＲＥ
を介して接地電位ＶＥＥに結合される。また、トランジ
スタＱ２のコレクタは、負荷抵抗ＲＬを介して高電位側
電源電圧つまり電源電圧ＶＣＣに結合され、そのエミッ
タは低電位側電源電圧つまり接地電位ＶＥＥに結合され
る。トランジスタＱ２のコレクタ及びベース間には、帰
還抵抗ＲＦが設けられ、そのコレクタ電位は、帰還増幅
回路の出力信号ＯＵＴとなる。
は、そのベースに入力信号ＩＮを受ける入力トランジス
タＱ１と、そのベースが入力トランジスタＱ１のコレク
タに結合されるトランジスタＱ２とを含む。このうち、
入力トランジスタＱ１のエミッタは、エミッタ抵抗ＲＥ
を介して接地電位ＶＥＥに結合される。また、トランジ
スタＱ２のコレクタは、負荷抵抗ＲＬを介して高電位側
電源電圧つまり電源電圧ＶＣＣに結合され、そのエミッ
タは低電位側電源電圧つまり接地電位ＶＥＥに結合され
る。トランジスタＱ２のコレクタ及びベース間には、帰
還抵抗ＲＦが設けられ、そのコレクタ電位は、帰還増幅
回路の出力信号ＯＵＴとなる。
【００１０】この実施例において、帰還増幅回路は、さ
らに、帰還抵抗ＲＦと並列形態に設けられるトランジス
タＱ３を含む。このトランジスタＱ３は、そのベース及
びコレクタが共通結合されることでダイオード形態とさ
れ、そのエミッタ接合容量をもって位相調整容量ＣＦと
して作用する。すなわち、トランジスタＱ３は、図２に
示されるように、半導体基板ＳＵＢに形成されたＮ型拡
散層ＤＮＣをそのコレクタとし、このＮ型拡散層ＤＮＣ
内に形成されたＰ型拡散層ＤＰＢをそのベースとし、さ
らにこのＰ型拡散層ＤＰＢ内に形成されたＮ型拡散層Ｄ
ＮＥをそのエミッタとして構成される。また、そのエミ
ッタつまりＮ型拡散層ＤＮＥとそのベースつまりＰ型拡
散層ＤＰＢとの接合部には、エミッタ接合容量が寄生
し、これが上記帰還増幅回路の位相調整容量ＣＦとして
作用する。
らに、帰還抵抗ＲＦと並列形態に設けられるトランジス
タＱ３を含む。このトランジスタＱ３は、そのベース及
びコレクタが共通結合されることでダイオード形態とさ
れ、そのエミッタ接合容量をもって位相調整容量ＣＦと
して作用する。すなわち、トランジスタＱ３は、図２に
示されるように、半導体基板ＳＵＢに形成されたＮ型拡
散層ＤＮＣをそのコレクタとし、このＮ型拡散層ＤＮＣ
内に形成されたＰ型拡散層ＤＰＢをそのベースとし、さ
らにこのＰ型拡散層ＤＰＢ内に形成されたＮ型拡散層Ｄ
ＮＥをそのエミッタとして構成される。また、そのエミ
ッタつまりＮ型拡散層ＤＮＥとそのベースつまりＰ型拡
散層ＤＰＢとの接合部には、エミッタ接合容量が寄生
し、これが上記帰還増幅回路の位相調整容量ＣＦとして
作用する。
【００１１】トランジスタＱ３からなる位相調整容量Ｃ
Ｆは、図３に例示されるように、帰還増幅回路の特に遮
断周波数近傍における利得−周波数特性にピーキングを
形成し、帰還増幅回路の周波数帯域を拡大すべく作用す
る。
Ｆは、図３に例示されるように、帰還増幅回路の特に遮
断周波数近傍における利得−周波数特性にピーキングを
形成し、帰還増幅回路の周波数帯域を拡大すべく作用す
る。
【００１２】ところで、帰還増幅回路を構成する入力ト
ランジスタＱ１のベース及びエミッタ間には、図１に点
線で示されるように、エミッタ接合容量ＣＥが寄生し、
このエミッタ接合容量ＣＥの静電容量値は、製造プロセ
スつまり例えば不純物濃度等の影響を受けて変化する。
また、この入力トランジスタＱ１のエミッタ接合容量Ｃ
Ｅの静電容量値の変化は、周知のように、それが大きく
なるに従って図３のピーキングを大きくし、それが小さ
くなるに従って図３のピーキングを小さくすべく作用し
て、帰還増幅回路の周波数特性を不安定なものとする。
ランジスタＱ１のベース及びエミッタ間には、図１に点
線で示されるように、エミッタ接合容量ＣＥが寄生し、
このエミッタ接合容量ＣＥの静電容量値は、製造プロセ
スつまり例えば不純物濃度等の影響を受けて変化する。
また、この入力トランジスタＱ１のエミッタ接合容量Ｃ
Ｅの静電容量値の変化は、周知のように、それが大きく
なるに従って図３のピーキングを大きくし、それが小さ
くなるに従って図３のピーキングを小さくすべく作用し
て、帰還増幅回路の周波数特性を不安定なものとする。
【００１３】しかし、この実施例の帰還増幅回路では、
前述のように、位相調整容量ＣＦが入力トランジスタＱ
１と同様なバイポーラトランジスタＱ３のエミッタ接合
容量を用いて構成され、この位相調整容量ＣＦの静電容
量値は、入力トランジスタＱ１のエミッタ接合容量ＣＥ
と同様なプロセスバラツキを呈する。また、位相調整容
量ＣＦの静電容量値の変化は、周知のように、それが大
きくなるに従って図３のピーキングを小さくし、それが
小さくなるに従って図３のピーキングを大きくすべく作
用して、入力トランジスタＱ１のエミッタ接合容量ＣＥ
のプロセスバラツキによる帰還増幅回路の周波数特性の
変動を相殺する。この結果、帰還増幅回路の周波数特性
のプロセス変動が抑制され、帰還増幅回路を搭載するモ
ノリシックＬＳＩの製品特性を安定化することができる
ものである。
前述のように、位相調整容量ＣＦが入力トランジスタＱ
１と同様なバイポーラトランジスタＱ３のエミッタ接合
容量を用いて構成され、この位相調整容量ＣＦの静電容
量値は、入力トランジスタＱ１のエミッタ接合容量ＣＥ
と同様なプロセスバラツキを呈する。また、位相調整容
量ＣＦの静電容量値の変化は、周知のように、それが大
きくなるに従って図３のピーキングを小さくし、それが
小さくなるに従って図３のピーキングを大きくすべく作
用して、入力トランジスタＱ１のエミッタ接合容量ＣＥ
のプロセスバラツキによる帰還増幅回路の周波数特性の
変動を相殺する。この結果、帰還増幅回路の周波数特性
のプロセス変動が抑制され、帰還増幅回路を搭載するモ
ノリシックＬＳＩの製品特性を安定化することができる
ものである。
【００１４】図４には、この発明が適用されたモノリシ
ックＬＳＩに搭載される帰還増幅回路の第２の実施例の
回路図が示されている。なお、本実施例の帰還増幅回路
は、前記図１ないし図３の実施例を基本的に踏襲するも
のであるため、これと異なる部分について説明を追加す
る。また、図４のトランジスタＱ１１及びＱ１２，Ｑ２
１及びＱ２２，Ｑ３１及びＱ３２ならびに抵抗ＲＥ１及
びＲＥ２，ＲＦ１及びＲＦ２，ＲＬ１及びＲＬ２は、図
１のトランジスタＱ１，Ｑ２，Ｑ３ならびにエミッタ抵
抗ＲＥ，帰還抵抗ＲＦ，負荷抵抗ＲＬにそれぞれ対応す
る。
ックＬＳＩに搭載される帰還増幅回路の第２の実施例の
回路図が示されている。なお、本実施例の帰還増幅回路
は、前記図１ないし図３の実施例を基本的に踏襲するも
のであるため、これと異なる部分について説明を追加す
る。また、図４のトランジスタＱ１１及びＱ１２，Ｑ２
１及びＱ２２，Ｑ３１及びＱ３２ならびに抵抗ＲＥ１及
びＲＥ２，ＲＦ１及びＲＦ２，ＲＬ１及びＲＬ２は、図
１のトランジスタＱ１，Ｑ２，Ｑ３ならびにエミッタ抵
抗ＲＥ，帰還抵抗ＲＦ，負荷抵抗ＲＬにそれぞれ対応す
る。
【００１５】図４において、この実施例の帰還増幅回路
は、差動形態とされる一対の入力トランジスタＱ１１及
びＱ１２と、同様に差動形態とされる一対のトランジス
タＱ２１及びＱ２２とを含む。このうち、入力トランジ
スタＱ１１及びＱ１２のベースは、帰還増幅回路の非反
転入力端子ＩＮＴ及び反転入力端子ＩＮＢにそれぞれ結
合され、そのエミッタは、エミッタ抵抗ＲＥ１及びＲＥ
２を介して共通結合された後、定電流源Ｓ１を介して接
地電位ＶＥＥに結合される。
は、差動形態とされる一対の入力トランジスタＱ１１及
びＱ１２と、同様に差動形態とされる一対のトランジス
タＱ２１及びＱ２２とを含む。このうち、入力トランジ
スタＱ１１及びＱ１２のベースは、帰還増幅回路の非反
転入力端子ＩＮＴ及び反転入力端子ＩＮＢにそれぞれ結
合され、そのエミッタは、エミッタ抵抗ＲＥ１及びＲＥ
２を介して共通結合された後、定電流源Ｓ１を介して接
地電位ＶＥＥに結合される。
【００１６】一方、トランジスタＱ２１及びＱ２２の共
通結合されたエミッタは、定電流源Ｓ２を介して接地電
位ＶＥＥに結合される。また、そのコレクタは、負荷抵
抗ＲＬ１又はＲＬ２を介して電源電圧ＶＣＣに結合さ
れ、そのコレクタ及びベース間には、帰還抵抗ＲＦ１及
びＲＦ２がそれぞれ設けられる。トランジスタＱ２１の
コレクタは、帰還増幅回路の非反転出力端子ＯＵＴＴに
結合され、トランジスタＱ２２のコレクタは、その反転
出力端子ＯＵＴＢに結合される。
通結合されたエミッタは、定電流源Ｓ２を介して接地電
位ＶＥＥに結合される。また、そのコレクタは、負荷抵
抗ＲＬ１又はＲＬ２を介して電源電圧ＶＣＣに結合さ
れ、そのコレクタ及びベース間には、帰還抵抗ＲＦ１及
びＲＦ２がそれぞれ設けられる。トランジスタＱ２１の
コレクタは、帰還増幅回路の非反転出力端子ＯＵＴＴに
結合され、トランジスタＱ２２のコレクタは、その反転
出力端子ＯＵＴＢに結合される。
【００１７】この実施例において、帰還増幅回路は、さ
らに、帰還抵抗ＲＦ１と並列形態に設けられ位相補償容
量ＣＦ１として作用するトランジスタＱ３１と、同様に
帰還抵抗ＲＦ２と並列形態に設けられ位相補償容量ＣＦ
２として作用するトランジスタＱ３２とを含む。これら
のトランジスタＱ３１及びＱ３２からなる位相補償容量
ＣＦ１及びＣＦ２は、それぞれ前記図１の位相補償容量
ＣＦと同様に作用し、入力トランジスタＱ１１及びＱ１
２のエミッタ接合容量ＣＥ１及びＣＥ２のプロセスバラ
ツキによる帰還増幅回路の周波数特性の変動を相殺す
る。この結果、この実施例の場合も、それが差動型帰還
増幅回路であることの効果を享受しつつ、帰還増幅回路
の周波数特性のプロセス変動を抑制し、これを搭載する
モノリシックＬＳＩの製品特性を安定化することができ
るものである。
らに、帰還抵抗ＲＦ１と並列形態に設けられ位相補償容
量ＣＦ１として作用するトランジスタＱ３１と、同様に
帰還抵抗ＲＦ２と並列形態に設けられ位相補償容量ＣＦ
２として作用するトランジスタＱ３２とを含む。これら
のトランジスタＱ３１及びＱ３２からなる位相補償容量
ＣＦ１及びＣＦ２は、それぞれ前記図１の位相補償容量
ＣＦと同様に作用し、入力トランジスタＱ１１及びＱ１
２のエミッタ接合容量ＣＥ１及びＣＥ２のプロセスバラ
ツキによる帰還増幅回路の周波数特性の変動を相殺す
る。この結果、この実施例の場合も、それが差動型帰還
増幅回路であることの効果を享受しつつ、帰還増幅回路
の周波数特性のプロセス変動を抑制し、これを搭載する
モノリシックＬＳＩの製品特性を安定化することができ
るものである。
【００１８】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）入力信号を受ける入力トランジスタと、入力トラ
ンジスタのコレクタ側に設けられる位相調整容量とを含
む帰還増幅回路を搭載するモノリシックＬＳＩ等におい
て、帰還増幅回路の位相調整容量を、入力トランジスタ
と同様なバイポーラトランジスタのエミッタ接合容量を
用いて構成することで、入力トランジスタのエミッタ接
合容量の静電容量値のプロセスバラツキにともなう帰還
増幅回路の周波数特性の変動を、位相調整容量の静電容
量値のプロセスバラツキによって相殺できるという効果
が得られる。 （２）上記（１）項により、帰還増幅回路の周波数特性
のプロセス変動を抑制することができるという効果が得
られる。 （３）上記（１）項及び（２）項により、帰還増幅回路
を搭載するモノリシックＬＳＩ等の製品特性を安定化で
きるという効果が得られる。
記の通りである。すなわち、 （１）入力信号を受ける入力トランジスタと、入力トラ
ンジスタのコレクタ側に設けられる位相調整容量とを含
む帰還増幅回路を搭載するモノリシックＬＳＩ等におい
て、帰還増幅回路の位相調整容量を、入力トランジスタ
と同様なバイポーラトランジスタのエミッタ接合容量を
用いて構成することで、入力トランジスタのエミッタ接
合容量の静電容量値のプロセスバラツキにともなう帰還
増幅回路の周波数特性の変動を、位相調整容量の静電容
量値のプロセスバラツキによって相殺できるという効果
が得られる。 （２）上記（１）項により、帰還増幅回路の周波数特性
のプロセス変動を抑制することができるという効果が得
られる。 （３）上記（１）項及び（２）項により、帰還増幅回路
を搭載するモノリシックＬＳＩ等の製品特性を安定化で
きるという効果が得られる。
【００１９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１及び図４において、位相調整容量ＣＦならびに
ＣＦ１及びＣＦ２は、それぞれ直列又は並列結合される
複数のバイポーラトランジスタのエミッタ接合容量を用
いて構成することができる。また、電源電圧ＶＣＣ及び
接地電位ＶＥＥは、例えば電源電圧ＶＣＣを接地電位に
置き換え、接地電位ＶＥＥを負電位の電源電圧に置き換
えることができる。帰還増幅回路の具体的構成は、種々
の実施形態を採りうるし、電源電圧極性やバイポーラト
ランジスタの導電型等も任意に設定可能である。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１及び図４において、位相調整容量ＣＦならびに
ＣＦ１及びＣＦ２は、それぞれ直列又は並列結合される
複数のバイポーラトランジスタのエミッタ接合容量を用
いて構成することができる。また、電源電圧ＶＣＣ及び
接地電位ＶＥＥは、例えば電源電圧ＶＣＣを接地電位に
置き換え、接地電位ＶＥＥを負電位の電源電圧に置き換
えることができる。帰還増幅回路の具体的構成は、種々
の実施形態を採りうるし、電源電圧極性やバイポーラト
ランジスタの導電型等も任意に設定可能である。
【００２０】図２において、位相調整容量ＣＦならびに
ＣＦ１及びＣＦ２となるバイポーラトランジスタの具体
的な断面構造は、この実施例により制約されない。図３
において、帰還増幅回路の周波数特性はほんの一例であ
って、この発明に制約を与えるものではない。モノリシ
ックＬＳＩは、複数の帰還増幅回路を搭載できるし、例
えば利得制御のための回路等を同時に搭載することもで
きる。
ＣＦ１及びＣＦ２となるバイポーラトランジスタの具体
的な断面構造は、この実施例により制約されない。図３
において、帰還増幅回路の周波数特性はほんの一例であ
って、この発明に制約を与えるものではない。モノリシ
ックＬＳＩは、複数の帰還増幅回路を搭載できるし、例
えば利得制御のための回路等を同時に搭載することもで
きる。
【００２１】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるモノ
リシックＬＳＩならびにこれに搭載される帰還増幅回路
に適用した場合について説明したが、それに限定される
ものではなく、例えば、同様な帰還増幅回路を搭載する
各種のアナログ集積回路やこれを含む通信装置等にも適
用できる。この発明は、少なくとも位相調整容量を含む
帰還増幅回路を搭載する半導体装置ならびにこれを含む
装置又はシステムに広く適用できる。
てなされた発明をその背景となった利用分野であるモノ
リシックＬＳＩならびにこれに搭載される帰還増幅回路
に適用した場合について説明したが、それに限定される
ものではなく、例えば、同様な帰還増幅回路を搭載する
各種のアナログ集積回路やこれを含む通信装置等にも適
用できる。この発明は、少なくとも位相調整容量を含む
帰還増幅回路を搭載する半導体装置ならびにこれを含む
装置又はシステムに広く適用できる。
【００２２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、入力信号を受ける入力トラ
ンジスタと、入力トランジスタのコレクタ側に設けられ
る位相調整容量とを含む帰還増幅回路を搭載するモノリ
シックＬＳＩ等の半導体装置において、帰還増幅回路の
位相調整容量を、入力トランジスタと同様なバイポーラ
トランジスタのエミッタ接合容量を用いて構成すること
で、入力トランジスタのエミッタ接合容量の静電容量値
のプロセスバラツキにともなう帰還増幅回路の周波数特
性の変動を、位相調整容量の静電容量値のプロセスバラ
ツキによって相殺することができる。この結果、帰還増
幅回路の周波数特性のプロセス変動を抑制し、帰還増幅
回路を搭載するモノリシックＬＳＩ等の製品特性を安定
化することができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、入力信号を受ける入力トラ
ンジスタと、入力トランジスタのコレクタ側に設けられ
る位相調整容量とを含む帰還増幅回路を搭載するモノリ
シックＬＳＩ等の半導体装置において、帰還増幅回路の
位相調整容量を、入力トランジスタと同様なバイポーラ
トランジスタのエミッタ接合容量を用いて構成すること
で、入力トランジスタのエミッタ接合容量の静電容量値
のプロセスバラツキにともなう帰還増幅回路の周波数特
性の変動を、位相調整容量の静電容量値のプロセスバラ
ツキによって相殺することができる。この結果、帰還増
幅回路の周波数特性のプロセス変動を抑制し、帰還増幅
回路を搭載するモノリシックＬＳＩ等の製品特性を安定
化することができる。
【図１】この発明が適用されたモノリシックＬＳＩに搭
載される帰還増幅回路の第１の実施例を示す回路図であ
る。
載される帰還増幅回路の第１の実施例を示す回路図であ
る。
【図２】図１の帰還増幅回路に含まれる位相補償容量の
一実施例を示す断面構造図である。
一実施例を示す断面構造図である。
【図３】図１の帰還増幅回路の一実施例を示す利得−周
波数特性図である。
波数特性図である。
【図４】この発明が適用されたモノリシックＬＳＩに搭
載される帰還増幅回路の第２の実施例を示す回路図であ
る。
載される帰還増幅回路の第２の実施例を示す回路図であ
る。
【図５】この発明に先立って本願発明者等が開発したモ
ノリシックＬＳＩに搭載される帰還増幅回路の一例を示
す回路図である。
ノリシックＬＳＩに搭載される帰還増幅回路の一例を示
す回路図である。
Ｑ１〜Ｑ２，Ｑ１１〜Ｑ１２，Ｑ２１〜Ｑ２２，Ｑ３１
〜Ｑ３２……ＮＰＮ型バイポーラトランジスタ、ＣＥ，
ＣＥ１〜ＣＥ２……エミッタ接合容量、ＣＦ，ＣＦ１〜
ＣＦ２……位相調整容量、ＲＥ，ＲＥ１〜ＲＥ２……エ
ミッタ抵抗、ＲＦ，ＲＦ１〜ＲＦ２……帰還抵抗、Ｒ
Ｌ，ＲＬ１〜ＲＬ２……負荷抵抗、ＩＮ……入力信号、
ＶＣＣ……電源電圧、ＶＥＥ……接地電位。ＳＵＢ……
半導体基板、ＤＮＥ……Ｎ型拡散層（エミッタ）、ＤＰ
Ｂ……Ｐ型拡散層（ベース）、ＤＮＣ……Ｎ型拡散層
（コレクタ）。ＩＮＴ……非反転入力信号、ＩＮＢ……
反転入力信号。
〜Ｑ３２……ＮＰＮ型バイポーラトランジスタ、ＣＥ，
ＣＥ１〜ＣＥ２……エミッタ接合容量、ＣＦ，ＣＦ１〜
ＣＦ２……位相調整容量、ＲＥ，ＲＥ１〜ＲＥ２……エ
ミッタ抵抗、ＲＦ，ＲＦ１〜ＲＦ２……帰還抵抗、Ｒ
Ｌ，ＲＬ１〜ＲＬ２……負荷抵抗、ＩＮ……入力信号、
ＶＣＣ……電源電圧、ＶＥＥ……接地電位。ＳＵＢ……
半導体基板、ＤＮＥ……Ｎ型拡散層（エミッタ）、ＤＰ
Ｂ……Ｐ型拡散層（ベース）、ＤＮＣ……Ｎ型拡散層
（コレクタ）。ＩＮＴ……非反転入力信号、ＩＮＢ……
反転入力信号。
Claims (4)
- 【請求項１】 そのベースに入力信号を受ける第１のバ
イポーラトランジスタと、 上記第１のバイポーラトランジスタのコレクタ側に設け
られこれと同様なバイポーラトランジスタのエミッタ接
合容量を用いてなる位相調整容量とを含む帰還増幅回路
を具備することを特徴とする半導体装置。 - 【請求項２】 請求項１において、 上記帰還増幅回路は、そのベースが上記第１のバイポー
ラトランジスタのコレクタに結合される第２のバイポー
ラトランジスタと、 第１の電源電圧と上記第２のバイポーラトランジスタの
コレクタとの間に設けられる負荷抵抗と、 上記第２のバイポーラトランジスタのコレクタ及びベー
ス間に設けられる帰還抵抗とを含むものであって、 上記位相調整容量は、そのエミッタが上記第２のバイポ
ーラトランジスタのコレクタに結合され、そのベース及
びコレクタが上記第２のバイポーラトランジスタのベー
スに結合される第３のバイポーラトランジスタからなる
ものであることを特徴とする半導体装置。 - 【請求項３】 請求項２において、 上記帰還増幅回路は、非反転及び反転入力端子と、 非反転及び反転出力端子と、 差動形態とされる一対の上記第１及び第２のバイポーラ
トランジスタと、 一対の上記第３のバイポーラトランジスタからなる一対
の上記位相調整容量とを含む差動型帰還増幅回路である
ことを特徴とする半導体装置。 - 【請求項４】 請求項１，請求項２又は請求項３におい
て、 上記帰還増幅回路は、モノリシックＬＳＩに搭載される
ものであることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8190041A JPH1022745A (ja) | 1996-07-01 | 1996-07-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8190041A JPH1022745A (ja) | 1996-07-01 | 1996-07-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022745A true JPH1022745A (ja) | 1998-01-23 |
Family
ID=16251381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8190041A Pending JPH1022745A (ja) | 1996-07-01 | 1996-07-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1022745A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006086682A (ja) * | 2004-09-15 | 2006-03-30 | Mitsubishi Electric Corp | 増幅回路 |
| CN102407958A (zh) * | 2011-11-08 | 2012-04-11 | 杭州娃哈哈集团有限公司 | 吸管自动抓取和投放装置 |
-
1996
- 1996-07-01 JP JP8190041A patent/JPH1022745A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006086682A (ja) * | 2004-09-15 | 2006-03-30 | Mitsubishi Electric Corp | 増幅回路 |
| CN102407958A (zh) * | 2011-11-08 | 2012-04-11 | 杭州娃哈哈集团有限公司 | 吸管自动抓取和投放装置 |
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