JPS6355242B2 - - Google Patents
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- JPS6355242B2 JPS6355242B2 JP6644880A JP6644880A JPS6355242B2 JP S6355242 B2 JPS6355242 B2 JP S6355242B2 JP 6644880 A JP6644880 A JP 6644880A JP 6644880 A JP6644880 A JP 6644880A JP S6355242 B2 JPS6355242 B2 JP S6355242B2
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- JP
- Japan
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- circuit
- capacitor
- amplifier circuit
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- stage
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- 239000003990 capacitor Substances 0.000 claims description 40
- 239000004065 semiconductor Substances 0.000 claims description 2
- 230000003321 amplification Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 238000003199 nucleic acid amplification method Methods 0.000 description 10
- 230000010355 oscillation Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/083—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements in transistor amplifiers
Description
【発明の詳細な説明】
この発明は、モノリシツク半導体集積回路で構
成された多段増幅回路に関する。
成された多段増幅回路に関する。
入力電圧信号viを出力電流信号iputに変換する
初段増幅回路と、この出力電流信号iputが入力に
印加されたＡ級駆動段電圧増幅回路と、この出力
電圧が入力に印加されたＢ級出力段電力増幅回路
とにより構成されるパワーICのような多段増幅
回路においては、一般に大電圧利得を得る駆動段
電圧増幅回路の入出力端子間に位相補償用コンデ
ンサを設けるものである。しかし、この位相補償
回路は、高周波領域でフイードバツク量が減少す
ること、及び出力段電力増幅回路に負帰還回路を
有しないため、特に高周波領域での出力歪が増大
する。
初段増幅回路と、この出力電流信号iputが入力に
印加されたＡ級駆動段電圧増幅回路と、この出力
電圧が入力に印加されたＢ級出力段電力増幅回路
とにより構成されるパワーICのような多段増幅
回路においては、一般に大電圧利得を得る駆動段
電圧増幅回路の入出力端子間に位相補償用コンデ
ンサを設けるものである。しかし、この位相補償
回路は、高周波領域でフイードバツク量が減少す
ること、及び出力段電力増幅回路に負帰還回路を
有しないため、特に高周波領域での出力歪が増大
する。
そこで、駆動段電圧増幅回路の入力端子と出力
段電力増幅回路の出力端子との間に位相補償用コ
ンデンサを設けることが考えられるが、この場合
には、駆動段電圧増幅回路と出力段電力増幅回路
との位相遅れが重つて、高周波領域で発振するも
のとなる。この高周波領域での発振を防止するた
め、駆動段電圧増幅回路の入力側に、負帰還量を
高域周波数で制限するコンデンサを設けることが
考えられる。
段電力増幅回路の出力端子との間に位相補償用コ
ンデンサを設けることが考えられるが、この場合
には、駆動段電圧増幅回路と出力段電力増幅回路
との位相遅れが重つて、高周波領域で発振するも
のとなる。この高周波領域での発振を防止するた
め、駆動段電圧増幅回路の入力側に、負帰還量を
高域周波数で制限するコンデンサを設けることが
考えられる。
しかし、駆動段電圧増幅回路の入力側に設けら
れるコンデンサの容量値は、駆動段電圧増幅回路
の入力端子と出力段電力増幅回路の出力端子との
間に設けられる位相補償コンデンサの容量値に対
して100倍程度と大きくする必要があるため、多
段増幅回路をモノリシツクICで構成しようとす
る場合には大きな容量値のコンデンサがIC内に
形成できないことにより、外付部品を使用するこ
ととなる。したがつて、モノリシツクICの外付
端子が増加することの他、この外付端子に接続さ
れることとなるIC内に形成された位相補償コン
デンサの静電破壊する虞れが生じるので好ましく
ない。
れるコンデンサの容量値は、駆動段電圧増幅回路
の入力端子と出力段電力増幅回路の出力端子との
間に設けられる位相補償コンデンサの容量値に対
して100倍程度と大きくする必要があるため、多
段増幅回路をモノリシツクICで構成しようとす
る場合には大きな容量値のコンデンサがIC内に
形成できないことにより、外付部品を使用するこ
ととなる。したがつて、モノリシツクICの外付
端子が増加することの他、この外付端子に接続さ
れることとなるIC内に形成された位相補償コン
デンサの静電破壊する虞れが生じるので好ましく
ない。
以上のことより、本願発明者等においては、先
に第１図に示すような多段増幅回路を特開昭53−
142153号にて提案した。
に第１図に示すような多段増幅回路を特開昭53−
142153号にて提案した。
この回路は、前述したようなパワーICを構成
する縦列接続された入力段増幅回路１、Ａ級駆動
段電圧増幅回路２、及びＢ級プツシユプル出力段
電力増幅回路３のうち、駆動段電圧増幅回路２の
入力端子と、出力段電力増幅回路の出力端子との
間にコンデンサC1と抵抗R1とで構成された第１
の負帰還回路を設け、駆動段電圧増幅回路２の入
力端子と出力端子の間にコンデンサC1と直列に
回路を構成するコンデンサC2からなる第２の負
帰還回路とを設けて、第１の負帰還回路の遮断周
波数を利用して、増幅回路の安定性及び歪率の改
善を図ろうとするものである。
する縦列接続された入力段増幅回路１、Ａ級駆動
段電圧増幅回路２、及びＢ級プツシユプル出力段
電力増幅回路３のうち、駆動段電圧増幅回路２の
入力端子と、出力段電力増幅回路の出力端子との
間にコンデンサC1と抵抗R1とで構成された第１
の負帰還回路を設け、駆動段電圧増幅回路２の入
力端子と出力端子の間にコンデンサC1と直列に
回路を構成するコンデンサC2からなる第２の負
帰還回路とを設けて、第１の負帰還回路の遮断周
波数を利用して、増幅回路の安定性及び歪率の改
善を図ろうとするものである。
しかし、コンデンサC1，C2をモノリシツクIC
内に形成する場合、MOS構造の容量素子を使用
することを前提とし、その最大容量値は20pF程
度が限界であること、及び容量比（C1：C2）に
は特別の考慮がなされていなかつたことにより高
周波領域で利得Gvが伸びることとなり、発振等
の不安定性に対して欠点を有することが判明し
た。
内に形成する場合、MOS構造の容量素子を使用
することを前提とし、その最大容量値は20pF程
度が限界であること、及び容量比（C1：C2）に
は特別の考慮がなされていなかつたことにより高
周波領域で利得Gvが伸びることとなり、発振等
の不安定性に対して欠点を有することが判明し
た。
このことは、第１図の増幅回路の位相補償に対
する第２図に示された等価回路図、及び第３図に
示された利得（Gv）対周波数（ω）特性図によ
り詳細に説明する。
する第２図に示された等価回路図、及び第３図に
示された利得（Gv）対周波数（ω）特性図によ
り詳細に説明する。
第２図の等価回路図において、入力第増幅回路
１は、電流源回路として示され、その相互コンダ
クタンスgmにより電圧―電流変換信号iput＝gm
viを形成するものである。また、出力段電力増幅
回路３における電圧利得は約odBであるので同図
のように省略して簡略化できるものである。そし
て、コンデンサC1と並列接続されたコンデンサ
C2、抵抗R1との接続点の電圧ｖとすると、次式
(1)、(2)が求められる。
１は、電流源回路として示され、その相互コンダ
クタンスgmにより電圧―電流変換信号iput＝gm
viを形成するものである。また、出力段電力増幅
回路３における電圧利得は約odBであるので同図
のように省略して簡略化できるものである。そし
て、コンデンサC1と並列接続されたコンデンサ
C2、抵抗R1との接続点の電圧ｖとすると、次式
(1)、(2)が求められる。
ｖ＝−gm vi／jωC1 ……(1)
（ｖ−v0）（１／R1＋jωC2）＝gm vi ……(2)
したがつて、出力信号v0は、次式(3)で求められ
る。
る。
v0＝−gm vi／jωC1・１＋jω（C1＋C2）R1／１＋jω
C2R1……(3) ここで、（C1＋C2）R1＝１／ω1、C2R1＝１／
ω2、−gm＝Ａとおくと、次式(4)に示すように変
形できる。
C2R1……(3) ここで、（C1＋C2）R1＝１／ω1、C2R1＝１／
ω2、−gm＝Ａとおくと、次式(4)に示すように変
形できる。
Gv＝v0／vi＝Ａ／jωC1・１＋jω／ω1／１＋jω／ω
2……(4) したがつて、ω＜ω1、ω2の下では、ω／ω1≒
０、ω／ω2≒０となることより、利得特性Gv
（ω）は、次式(5)で表らわされる。
2……(4) したがつて、ω＜ω1、ω2の下では、ω／ω1≒
０、ω／ω2≒０となることより、利得特性Gv
（ω）は、次式(5)で表らわされる。
Gv（ω）＝Ａ／jωC1 ……(5)
また、ω1＜ω＜ω2の下では、ω／ω2≒０とな
ることより、利得特性Gv（ω）は、次式(6)で表ら
わされる。
ることより、利得特性Gv（ω）は、次式(6)で表ら
わされる。
Gv（ω）≒Ａ／C1ω1 …(6)
さらに、ω＞ω1、ω2の下では、利得特性Gv
（ω）は、次式(7)で表らわされる。
（ω）は、次式(7)で表らわされる。
Gv（ω）≒Ａ／C1ω1＋１／jω／ω2 ……(7)
以上のことより、利得対周波数特性は、第３図
に示すような２ボールの特性を示すものとなる。
に示すような２ボールの特性を示すものとなる。
なお、利得Gv0は、帰還回路の抵抗R2，R3によ
り求められる利得（R2／R3）である。
り求められる利得（R2／R3）である。
この発明の目的は、モノリシツクIC化に際し
て外付部品及び外付端子を増加させることなく、
歪率の改善を図りつつ、安定性を高めた多段増幅
回路を提供することにある。
て外付部品及び外付端子を増加させることなく、
歪率の改善を図りつつ、安定性を高めた多段増幅
回路を提供することにある。
この発明は、上述のような第２の負帰還回路を
構成する直列コンデンサC1，C2のうち、一端が
所定の増幅回路の出力側に設けられたコンデンサ
C2として、pn接合容量素子を用いるとともに、
このpn接合容量が同一の占有面積の下ではMOS
容量に対して10倍程度と大きくできることを利用
して、コンデンサC1＋C2が増幅回路の出力側に
設けられたコンデンサC2の容量値と略等しくな
るように設定するものである。
構成する直列コンデンサC1，C2のうち、一端が
所定の増幅回路の出力側に設けられたコンデンサ
C2として、pn接合容量素子を用いるとともに、
このpn接合容量が同一の占有面積の下ではMOS
容量に対して10倍程度と大きくできることを利用
して、コンデンサC1＋C2が増幅回路の出力側に
設けられたコンデンサC2の容量値と略等しくな
るように設定するものである。
以下、この発明を実施例とともに詳細に説明す
る。
る。
第４図は、この発明の一実施例を示すブロツク
図であり、第１図に示した従来技術の回路と同一
の参照番号及び参照記号のものは、従来技術中の
それと等価なものである。
図であり、第１図に示した従来技術の回路と同一
の参照番号及び参照記号のものは、従来技術中の
それと等価なものである。
この実施例回路は、縦列接続された多段増幅回
路、例えば、音響装置に用いられるパワーICに
あつては、入力端子に入力電圧信号viが印加さ
れ、出力電流信号iputに変換する初段増幅回路１
と、この出力電流信号iputが入力に印加され大振
幅電圧増幅信号に変換するＡ級駆動段電圧増幅回
路２と、この増幅出力電圧信号が入力に印加さ
れ、電力増幅信号を形成するＢ級プツシユプル出
力段電力増幅回路３とで構成された多段増幅回路
である。そして、負帰還回路として、駆動段電圧
増幅回路の入力端子と出力段電力増幅回路３の出
力端子との間のコンデンサC1と抵抗R1との直列
回路で構成された第１の負帰還回路を設け、駆動
段電圧増幅回路２の入力端子と出力端子との間
に、第１の負帰還回路を構成するコンデンサC1
と直列回路として構成されるコンデンサC2′から
なる第２の負帰還回路を設けるものである。
路、例えば、音響装置に用いられるパワーICに
あつては、入力端子に入力電圧信号viが印加さ
れ、出力電流信号iputに変換する初段増幅回路１
と、この出力電流信号iputが入力に印加され大振
幅電圧増幅信号に変換するＡ級駆動段電圧増幅回
路２と、この増幅出力電圧信号が入力に印加さ
れ、電力増幅信号を形成するＢ級プツシユプル出
力段電力増幅回路３とで構成された多段増幅回路
である。そして、負帰還回路として、駆動段電圧
増幅回路の入力端子と出力段電力増幅回路３の出
力端子との間のコンデンサC1と抵抗R1との直列
回路で構成された第１の負帰還回路を設け、駆動
段電圧増幅回路２の入力端子と出力端子との間
に、第１の負帰還回路を構成するコンデンサC1
と直列回路として構成されるコンデンサC2′から
なる第２の負帰還回路を設けるものである。
コンデンサC2′をモノリシツクIC内に形成する
にあたり、トランジスタのベース、エミツタ接合
等を利用して構成されたpn接合容量素子として、
その容量値をコンデンサC1に対して10倍程度と
大きな容量値に設定するものである。
にあたり、トランジスタのベース、エミツタ接合
等を利用して構成されたpn接合容量素子として、
その容量値をコンデンサC1に対して10倍程度と
大きな容量値に設定するものである。
例えば、コンデンサC1をモノリシツクIC内に
MOS構造の容量素子とした場合には、コンデン
サC1，C2′の占有面積を同程度とすることにより、
上述のような容量比に設定することができる。
MOS構造の容量素子とした場合には、コンデン
サC1，C2′の占有面積を同程度とすることにより、
上述のような容量比に設定することができる。
第５図は、この発明を音響用パワーICに適用
した具体的な一回路例であり、破線で囲まれた各
回路１〜４は、第３図の実施例回路と同一の参照
番号に対応するものである。
した具体的な一回路例であり、破線で囲まれた各
回路１〜４は、第３図の実施例回路と同一の参照
番号に対応するものである。
初段増幅回路１は、ダーリントン形態に接続さ
れたpnp増幅トランジスタQ1，Q2と、トランジス
タQ2のコレクタに接続された定電流負荷トラン
ジスタQ9とにより構成される。
れたpnp増幅トランジスタQ1，Q2と、トランジス
タQ2のコレクタに接続された定電流負荷トラン
ジスタQ9とにより構成される。
Ａ級駆動段電圧増幅回路２は、増幅トランジス
タQ2のコレクタにベースが接続されたnpn増幅ト
ランジスタQ3と、そのコレクタに接続された定
電流負荷トランジスタQ12とにより構成される。
タQ2のコレクタにベースが接続されたnpn増幅ト
ランジスタQ3と、そのコレクタに接続された定
電流負荷トランジスタQ12とにより構成される。
出力段電力増幅回路３は、ダーリントン形態に
接続された駆動トランジスタQ6及び出力トラン
ジスタQ7と、インバーテイツドダーリントン形
態に接続された駆動トランジスタQ4及び出力ト
ランジスタQ8とで構成された準コンプリメンタ
リプツシユプル出力回路である。
接続された駆動トランジスタQ6及び出力トラン
ジスタQ7と、インバーテイツドダーリントン形
態に接続された駆動トランジスタQ4及び出力ト
ランジスタQ8とで構成された準コンプリメンタ
リプツシユプル出力回路である。
駆動トランジスタQ4のエミツタは、バイアス
回路を構成するトランジスタQ5のエミツタ、ベ
ース及び直列ダイオード（ダイオード接続された
トランジスタを含む）D5〜D7を介して出力端子
に接続される。定電流トランジスタQ13は、バイ
アス回路、駆動トランジスタQ4にバイアス電流
を供給するものである。また、増幅トランジスタ
Q3のコレクタと、駆動トランジスタQ6のベース
との間に設けられたダイオードD4は、ダイオー
ドD5〜D7、トランジスタQ5とともにクロスオー
バー歪低減のための駆動トランジスタQ4，Q6及
び出力トランジスタQ7へのバイアス電圧を形成
するものである。
回路を構成するトランジスタQ5のエミツタ、ベ
ース及び直列ダイオード（ダイオード接続された
トランジスタを含む）D5〜D7を介して出力端子
に接続される。定電流トランジスタQ13は、バイ
アス回路、駆動トランジスタQ4にバイアス電流
を供給するものである。また、増幅トランジスタ
Q3のコレクタと、駆動トランジスタQ6のベース
との間に設けられたダイオードD4は、ダイオー
ドD5〜D7、トランジスタQ5とともにクロスオー
バー歪低減のための駆動トランジスタQ4，Q6及
び出力トランジスタQ7へのバイアス電圧を形成
するものである。
そして、帰還回路４として、トランジスタQ3
のベース、コレクタ間に直列コンデンサC1，
C2′及び、コンデンサC1，C2の接続点と出力端子
との間に抵抗R1を設けるものである。
のベース、コレクタ間に直列コンデンサC1，
C2′及び、コンデンサC1，C2の接続点と出力端子
との間に抵抗R1を設けるものである。
以上説明したように、この実施例回路によれば
コンデンサC1≪C2′に設定するものであることよ
り、式(3)において、（C1＋C2′）R1≒C2′R1とな
る。したがつて、ω1≒ω2となることより、第６
図に示すように、実質的に１ポール特性を示すも
のとなり、高域周波数での利得の伸びが生じない
ため、高周波数での安定性をより改善することが
できる。
コンデンサC1≪C2′に設定するものであることよ
り、式(3)において、（C1＋C2′）R1≒C2′R1とな
る。したがつて、ω1≒ω2となることより、第６
図に示すように、実質的に１ポール特性を示すも
のとなり、高域周波数での利得の伸びが生じない
ため、高周波数での安定性をより改善することが
できる。
また、抵抗R1とコンデンサC1との直列回路が
駆動段増幅回路２の入力と、出力段電力増幅回路
３の出力との間に負帰還ループを構成するもので
あるため、出力段電力増幅回路３におけるクロス
オーバー歪等をも軽減できることとなり、歪率の
改善を図ることができる。
駆動段増幅回路２の入力と、出力段電力増幅回路
３の出力との間に負帰還ループを構成するもので
あるため、出力段電力増幅回路３におけるクロス
オーバー歪等をも軽減できることとなり、歪率の
改善を図ることができる。
さらに、コンデンサC1；C2′は、モノリシツク
IC内に形成できるため、外付端子及び外付部品
を増加させること、及び前述のようにIC内に形
成されたコンデンサの静電破壊が生じることもな
い。
IC内に形成できるため、外付端子及び外付部品
を増加させること、及び前述のようにIC内に形
成されたコンデンサの静電破壊が生じることもな
い。
なお、コンデンサC1は、オープンループの利
得特性の遮断周波数の選び方によつて異なるが、
通常のパワーICを構成する場合、５〜20pF程度
に選定するものである。したがつて、コンデンサ
C2′は、50〜200pF程度とすればよいことより、
この程度の容量値であれば、モノリシツクIC内
に形成されるpn接合容量素子では容易に設定す
ることができるものである。
得特性の遮断周波数の選び方によつて異なるが、
通常のパワーICを構成する場合、５〜20pF程度
に選定するものである。したがつて、コンデンサ
C2′は、50〜200pF程度とすればよいことより、
この程度の容量値であれば、モノリシツクIC内
に形成されるpn接合容量素子では容易に設定す
ることができるものである。
この発明は、前記実施例に限定されず、モノリ
シツクICで構成された多段増幅回路としての音
響用パワーICの他、演算増幅回路等広く利用で
きる。また、具体的回路は種々変形できる。
シツクICで構成された多段増幅回路としての音
響用パワーICの他、演算増幅回路等広く利用で
きる。また、具体的回路は種々変形できる。
第１図は、従来技術の一例を示すブロツク図、
第２図は、その等価回路図、第３図は、その利得
対周波数特性図、第４図は、この発明の一実施例
を示すブロツク図、第５図は、この発明の具体的
一実施例を示す回路図、第６図は、その利得対周
波数特性図である。 １…初段増幅回路、２…駆動段電圧増幅回路、
３…出力段電力増幅回路、４…帰還回路。
第２図は、その等価回路図、第３図は、その利得
対周波数特性図、第４図は、この発明の一実施例
を示すブロツク図、第５図は、この発明の具体的
一実施例を示す回路図、第６図は、その利得対周
波数特性図である。 １…初段増幅回路、２…駆動段電圧増幅回路、
３…出力段電力増幅回路、４…帰還回路。
Claims (1)
- １ モノリシツク半導体集積回路で構成され、縦
列接続された第１、第２の増幅器と、第１の増幅
器の入出力端子間に直列接続された第１、第２の
コンデンサと、第１、第２のコンデンサの接続点
と第２の増幅器の出力端子との間に接続された抵
抗とを含む多段増幅回路において、第１の増幅器
の出力端子の一端が接続された第２のコンデンサ
はpn接合容量素子で構成され、第１、第２のコ
ンデンサの和の容量値が、第２のコンデンサの容
量値と略等しくなる程度に第２のコンデンサの容
量値を第１のコンデンサの容量値より大きくする
ものとしたことを特徴とする多段増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6644880A JPS56164605A (en) | 1980-05-21 | 1980-05-21 | Multistage amplifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6644880A JPS56164605A (en) | 1980-05-21 | 1980-05-21 | Multistage amplifying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56164605A JPS56164605A (en) | 1981-12-17 |
| JPS6355242B2 true JPS6355242B2 (ja) | 1988-11-01 |
Family
ID=13316057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6644880A Granted JPS56164605A (en) | 1980-05-21 | 1980-05-21 | Multistage amplifying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56164605A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5799008A (en) * | 1980-12-12 | 1982-06-19 | Hitachi Ltd | Multistage amplifying circuit |
| JPH084206B2 (ja) * | 1986-07-18 | 1996-01-17 | 株式会社日立製作所 | 増幅器回路 |
| AUPN204295A0 (en) * | 1995-03-29 | 1995-04-27 | Hildebrandt, William James | Amplifying circuit |
| JP4669602B2 (ja) * | 2000-09-13 | 2011-04-13 | 株式会社エヌエフ回路設計ブロック | 縦続接続型増幅器 |
| US10587229B1 (en) * | 2018-12-11 | 2020-03-10 | Psemi Corporation | Multi-stage stacked power amplifier feedback circuit for improved performance |
-
1980
- 1980-05-21 JP JP6644880A patent/JPS56164605A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56164605A (en) | 1981-12-17 |
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