JPH0513062Y2 - - Google Patents
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- JPH0513062Y2 JPH0513062Y2 JP1987061869U JP6186987U JPH0513062Y2 JP H0513062 Y2 JPH0513062 Y2 JP H0513062Y2 JP 1987061869 U JP1987061869 U JP 1987061869U JP 6186987 U JP6186987 U JP 6186987U JP H0513062 Y2 JPH0513062 Y2 JP H0513062Y2
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- JP
- Japan
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- transistor
- base
- collector
- circuit
- capacitive element
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- 239000004065 semiconductor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 2
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Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、大容量の容量リアクタンスを等価的
に半導体集積回路（以下、ICと称する）として
形成する容量リアクタンス回路に関するものであ
つて、温度特性の良好な容量リアクタンス回路に
係るものである。
に半導体集積回路（以下、ICと称する）として
形成する容量リアクタンス回路に関するものであ
つて、温度特性の良好な容量リアクタンス回路に
係るものである。
一般に、大容量のコンデンサをICに組み込も
うとすると、他の素子と比較して大きな面積を占
有する為にIC化には困難な面があり、通常、小
さな容量値の接合容量を用いて、トランジスタの
相互コンダクタンスgmと負荷抵抗等により定め
られる容量によつて、大容量の容量リアクタンス
をICに形成している。第７図は、従来の容量リ
アクタンス回路の一例を示すものであり、トラン
ジスタT11，T12からなる差動対とそのベース間
に抵抗R10が接続され、夫々のコレクタにトラン
ジスタT13，T14からなる能動負荷回路が接続さ
れている。トランジスタT11のコレクタとベース
間に接合容量による容量素子C1が接続され、端
子１に安定化電源が接続され、トランジスタT11
のコレクタ（端子２）と接地端子３間を容量素子
として用いる。トランジスタT11，T12のエミツ
タには、可変電流源I10が接続され、電流i1を可変
することによつて端子２と接地間の容量が可変さ
れる。E10はバイアス電圧源である。
うとすると、他の素子と比較して大きな面積を占
有する為にIC化には困難な面があり、通常、小
さな容量値の接合容量を用いて、トランジスタの
相互コンダクタンスgmと負荷抵抗等により定め
られる容量によつて、大容量の容量リアクタンス
をICに形成している。第７図は、従来の容量リ
アクタンス回路の一例を示すものであり、トラン
ジスタT11，T12からなる差動対とそのベース間
に抵抗R10が接続され、夫々のコレクタにトラン
ジスタT13，T14からなる能動負荷回路が接続さ
れている。トランジスタT11のコレクタとベース
間に接合容量による容量素子C1が接続され、端
子１に安定化電源が接続され、トランジスタT11
のコレクタ（端子２）と接地端子３間を容量素子
として用いる。トランジスタT11，T12のエミツ
タには、可変電流源I10が接続され、電流i1を可変
することによつて端子２と接地間の容量が可変さ
れる。E10はバイアス電圧源である。
通常、IC化に用いられる容量素子は、第７図
に示されるようにトランジスタT11のコレクタと
ベース間に接合容量による容量素子C1が接続さ
れ、コレクタと接地端子３間を容量素子として用
いている。しかし、このような従来の半導体集積
回路化された容量素子では、容量素子C1が接合
容量から形成されており、容量素子C1の接合容
量Ｃは、次の関係式で示される。
に示されるようにトランジスタT11のコレクタと
ベース間に接合容量による容量素子C1が接続さ
れ、コレクタと接地端子３間を容量素子として用
いている。しかし、このような従来の半導体集積
回路化された容量素子では、容量素子C1が接合
容量から形成されており、容量素子C1の接合容
量Ｃは、次の関係式で示される。
Ｃ＝C0／m√１−
＝C0（１−Ｖ／Φ）-m …(1)
（但し、C0は零バイアスでの接合容量、Φは
ビルドイン電圧、Ｖはスレツシユホールド電圧、
ｍは接合の傾斜係数0.3〜0.5である。） 接合容量Ｃは、(1)式から明らかなように、その
構造上から接合の傾斜係数ｍには、0.3〜0.5のバ
ラツキがあるので、設計通りの容量値に設定する
ことが困難であり、その結果容量値がばらつく欠
点があつた。
ビルドイン電圧、Ｖはスレツシユホールド電圧、
ｍは接合の傾斜係数0.3〜0.5である。） 接合容量Ｃは、(1)式から明らかなように、その
構造上から接合の傾斜係数ｍには、0.3〜0.5のバ
ラツキがあるので、設計通りの容量値に設定する
ことが困難であり、その結果容量値がばらつく欠
点があつた。
又、第７図に示すようにトランジスタT1のベ
ース・コレクタ間に接合容量による容量素子C1
が接続されており、容量リアクタンスは、トラン
ジスタT11の相互コンダクタンスgmと抵抗R10が
関与しており、相互コンダクタンスgmには、温
度に対し変動する因子があり、温度依存性を有す
る問題点があつた。
ース・コレクタ間に接合容量による容量素子C1
が接続されており、容量リアクタンスは、トラン
ジスタT11の相互コンダクタンスgmと抵抗R10が
関与しており、相互コンダクタンスgmには、温
度に対し変動する因子があり、温度依存性を有す
る問題点があつた。
本考案は、上述の如き問題点を解消するもので
あつて、その主な目的は、半導体集積回路化が容
易な大容量の容量リアクタンス回路を提供するに
ある。
あつて、その主な目的は、半導体集積回路化が容
易な大容量の容量リアクタンス回路を提供するに
ある。
本考案の他の目的は、温度依存性を有しない容
量リアクタンス回路を提供するにある。
量リアクタンス回路を提供するにある。
本考案は、差動対トランジスタの一方のトラン
ジスタのベース・コレクタ間に導電膜と絶縁膜と
半導体基板からなるMOS形の容量素子を接続す
ることによつて、等価的に半導体集積回路によつ
て大容量の容量リアクタンスを形成するものであ
つて、コレクタ電流を可変することにより容量値
を可変できる容量リアクタンス回路であり、且つ
温度特性を有する因子を打ち消すように構成され
た容量リアクタンス回路である。
ジスタのベース・コレクタ間に導電膜と絶縁膜と
半導体基板からなるMOS形の容量素子を接続す
ることによつて、等価的に半導体集積回路によつ
て大容量の容量リアクタンスを形成するものであ
つて、コレクタ電流を可変することにより容量値
を可変できる容量リアクタンス回路であり、且つ
温度特性を有する因子を打ち消すように構成され
た容量リアクタンス回路である。
第１図は、本考案を説明するための容量リアク
タンス回路を示す回路図である。図に於いて、ト
ランジスタT1，T2によつてトランジスタ差動対
が形成され、トランジスタT1のコレクタ・ベー
ス間にMOS型の容量素子CMが接続され、共通接
続されたエミツタに電流源回路I1が接続され、ト
ランジスタT2のベースにバイアス電圧源E1が接
続されている。トランジスタT1のコレクタに負
荷回路として抵抗RLが接続されて、その他端が
トランジスタT2のコレクタと共に電源端子１に
接続されている。端子２（トランジスタT1のベ
ース）と接地間を容量素子として用いる。
タンス回路を示す回路図である。図に於いて、ト
ランジスタT1，T2によつてトランジスタ差動対
が形成され、トランジスタT1のコレクタ・ベー
ス間にMOS型の容量素子CMが接続され、共通接
続されたエミツタに電流源回路I1が接続され、ト
ランジスタT2のベースにバイアス電圧源E1が接
続されている。トランジスタT1のコレクタに負
荷回路として抵抗RLが接続されて、その他端が
トランジスタT2のコレクタと共に電源端子１に
接続されている。端子２（トランジスタT1のベ
ース）と接地間を容量素子として用いる。
斯かる容量リアクタンス回路は、トランジスタ
差動対からなり、差動対の一方のトランジスタ
T1のコレクタ・ベース間に導電膜と絶縁膜と半
導体基板から形成されたMOS型の容量素子CMが
接続されている。第１図の容量リアクタンス回路
を第２図のように簡略化すると、エミツタ接地型
のトランジスタT1に置き換えられる。その高周
波等価回路は、第３図の如く表される。
差動対からなり、差動対の一方のトランジスタ
T1のコレクタ・ベース間に導電膜と絶縁膜と半
導体基板から形成されたMOS型の容量素子CMが
接続されている。第１図の容量リアクタンス回路
を第２図のように簡略化すると、エミツタ接地型
のトランジスタT1に置き換えられる。その高周
波等価回路は、第３図の如く表される。
トランジスタT1のベースから見た容量につい
て、第３図及び第４図の等価回路に基づき説明す
る。第３図のＢ，Ｃ，Ｅは、夫々トランジスタ
T1のベース・コレクタ、エミツタであり、i1はベ
ース電流である。
て、第３図及び第４図の等価回路に基づき説明す
る。第３図のＢ，Ｃ，Ｅは、夫々トランジスタ
T1のベース・コレクタ、エミツタであり、i1はベ
ース電流である。
ベース電流i1は、次式のように示される。
i1＝v1／１／jωC0＋v1＋gm・RL・v1／１／jωCM
＝（１／１／jωC0＋１＋gm・RL／１／jωCM）v1
＝Ｙ・V1 …(2)
Ｙ＝１／１／jωC0＋１＋gm・RL／１／jωCM
＝jωC0＋（１＋gm・RL）jωCM
＝jω（C0＋（１＋gm・RL）CM） …(3)
（尚、v1はトランジスタT1のベース・エミツ
タ間電圧、C0はトランジスタT1のベース・エミ
ツタ間の拡散容量、CMはトランジスタT1のベー
ス・コレクタ間の拡散容量と容量素子CMの合成
容量、RLは抵抗RLの抵抗値、gmはトランジスタ
T1の相互コンダクタンス、Ｙは容量リアクタン
ス回路のアドミタンスである。） 従つて、(3)式から明らかなように端子２から見
た容量Ｃは、第４図の等価回路に示すように次式
のように表される。
タ間電圧、C0はトランジスタT1のベース・エミ
ツタ間の拡散容量、CMはトランジスタT1のベー
ス・コレクタ間の拡散容量と容量素子CMの合成
容量、RLは抵抗RLの抵抗値、gmはトランジスタ
T1の相互コンダクタンス、Ｙは容量リアクタン
ス回路のアドミタンスである。） 従つて、(3)式から明らかなように端子２から見
た容量Ｃは、第４図の等価回路に示すように次式
のように表される。
Ｃ＝C0＋（１＋gm・RL）CM
≒gm・RL・CM …(4)
（尚、C0はCMに対して非常に小さいので、無
視できる。） 第１図の実施例の如く、容量素子としての
MOS型の容量素子を用いることによつて、予定
通りの容量をICに形成できる。しかしながら、
第１図の容量リアクタンス回路には、容量Ｃに(4)
式に示すような相互コンダクタンスgmの因子が
含まれており、MOS型の容量素子CMを用いたと
しても、温度依存性を有する欠点を含んでいる。
従つて、温度変化に対して安定な特性が要求され
る場合は、第５図に示した如き容量リアクタンス
回路が有効である。
視できる。） 第１図の実施例の如く、容量素子としての
MOS型の容量素子を用いることによつて、予定
通りの容量をICに形成できる。しかしながら、
第１図の容量リアクタンス回路には、容量Ｃに(4)
式に示すような相互コンダクタンスgmの因子が
含まれており、MOS型の容量素子CMを用いたと
しても、温度依存性を有する欠点を含んでいる。
従つて、温度変化に対して安定な特性が要求され
る場合は、第５図に示した如き容量リアクタンス
回路が有効である。
本考案の容量リアクタンス回路の実施例を示す
第５図について説明する。図に於いて、トランジ
スタT1，T2からなる差動対にトランジスタT3，
T4からなる能動負荷回路が接続され、トランジ
スタT2のベースにバイアス電圧源E1が接続され
ている。トランジスタT1のベースとコレクタ間
にMOS型の容量素子CMが接続され、そのベース
にバイアス電圧源E3に重畳される入力信号源が
接続されている。トランジスタT1，T2の共通接
続点に電流源回路I3が接続されている。トランジ
スタT1のコレクタには、トランジスタT5のベー
ス・コレクタが接続され、トランジスタT5，T6
のエミツタが共通接続され、その共通接続点が電
流源回路I4に接続され負荷回路を構成している。
トランジスタT6のベースにバイアス電圧源E2が
接続され、トランジスタT5のベース・コレクタ
がトランジスタT7のコレクタに接続され、トラ
ンジスタT6のコレクタがダイオード接続された
トランジスタT8のベース・コレクタに接続され、
トランジスタT7，T8のベースが共通接続されて
電流ミラー回路を構成している。１は電源電圧
Vccが供給される電源端子であり、３は接地端子
である。無論、接地端子３は負の電圧源であつて
も良いことは明らかである。
第５図について説明する。図に於いて、トランジ
スタT1，T2からなる差動対にトランジスタT3，
T4からなる能動負荷回路が接続され、トランジ
スタT2のベースにバイアス電圧源E1が接続され
ている。トランジスタT1のベースとコレクタ間
にMOS型の容量素子CMが接続され、そのベース
にバイアス電圧源E3に重畳される入力信号源が
接続されている。トランジスタT1，T2の共通接
続点に電流源回路I3が接続されている。トランジ
スタT1のコレクタには、トランジスタT5のベー
ス・コレクタが接続され、トランジスタT5，T6
のエミツタが共通接続され、その共通接続点が電
流源回路I4に接続され負荷回路を構成している。
トランジスタT6のベースにバイアス電圧源E2が
接続され、トランジスタT5のベース・コレクタ
がトランジスタT7のコレクタに接続され、トラ
ンジスタT6のコレクタがダイオード接続された
トランジスタT8のベース・コレクタに接続され、
トランジスタT7，T8のベースが共通接続されて
電流ミラー回路を構成している。１は電源電圧
Vccが供給される電源端子であり、３は接地端子
である。無論、接地端子３は負の電圧源であつて
も良いことは明らかである。
第５図の実施例について、(4)式を用いて説明す
ると、トランジスタT1のベースからみた容量Ｃ
によつて、トランジスタT1の相互コンダクタン
スをgm1とすると、次のように表される。
ると、トランジスタT1のベースからみた容量Ｃ
によつて、トランジスタT1の相互コンダクタン
スをgm1とすると、次のように表される。
Ｃ≒gm1・RL・CM …(5)
一方、(5)式の負荷抵抗RLは、第５図の実施例
の場合に置き換えてみると、トランジスタT5，
T6の相互コンダクタンスをgm5，gm6とすると、
トランジスタのコレクタからみた相互コンダクタ
ンスは、（１／gm5＋１／gm6＝２／gm2）と表さ
れる。
の場合に置き換えてみると、トランジスタT5，
T6の相互コンダクタンスをgm5，gm6とすると、
トランジスタのコレクタからみた相互コンダクタ
ンスは、（１／gm5＋１／gm6＝２／gm2）と表さ
れる。
従つて、(5)式は、次のように表される。
Ｃ≒gm1・RL・CM
＝gm1・２／gm2・CM
＝qIE1／n1kT×2n2kT／qIE2×CM
＝2CM×n2／n1×IE1／IE2 …(6)
（但し、IE1はトランジスタT1，T2のエミツタ
電流であり、IE2はトランジスタT5，T6のエミツ
タ電流である。ｑは電子の電荷、ｋはボルツマン
定数、Ｔは絶対温度である。n1，n2は互いに等し
い１〜２の値をもつ定数である。） 上述の結果から第５図の容量リアクタンス回路
は、容量Ｃが(6)式から明らかなように、電流源
I3，I4の電流比であるCM・IE1／IE2によつて決定さ
れる。即ち、第５図の実施例の容量リアクタンス
回路によれば、温度によつて変動する因子である
ｑ／kTが、消去されている。依つて、第５図の
容量リアクタンス回路は、温度変化に対して容量
Ｃが変動しない。
電流であり、IE2はトランジスタT5，T6のエミツ
タ電流である。ｑは電子の電荷、ｋはボルツマン
定数、Ｔは絶対温度である。n1，n2は互いに等し
い１〜２の値をもつ定数である。） 上述の結果から第５図の容量リアクタンス回路
は、容量Ｃが(6)式から明らかなように、電流源
I3，I4の電流比であるCM・IE1／IE2によつて決定さ
れる。即ち、第５図の実施例の容量リアクタンス
回路によれば、温度によつて変動する因子である
ｑ／kTが、消去されている。依つて、第５図の
容量リアクタンス回路は、温度変化に対して容量
Ｃが変動しない。
又、第５図の容量リアクタンス回路に於いて、
その端子２に容量CMに直列に抵抗を接続してそ
の他端に入力信号VINを供給することによつて、
フイルタ回路となる。第６図は、抵抗を1KΩと
し、容量素子CMを10pFとしたフイルタ回路の周
波数応答の温度特性を示したものであり、第６図
の横軸は入力信号の周波数であり、縦軸は出力電
圧である。又、第６図中のイ，ロはコレクタ電流
を夫々0.2mA，0.4mAとした場合の実施例であ
り、その出力を図のイ，ロに示している。又、温
度０℃〜60℃まで変化させたとしても、出力は第
６図のイ，ロの線上をたどり、第５図の実施例に
よれば温度依存性がないことを示している。
その端子２に容量CMに直列に抵抗を接続してそ
の他端に入力信号VINを供給することによつて、
フイルタ回路となる。第６図は、抵抗を1KΩと
し、容量素子CMを10pFとしたフイルタ回路の周
波数応答の温度特性を示したものであり、第６図
の横軸は入力信号の周波数であり、縦軸は出力電
圧である。又、第６図中のイ，ロはコレクタ電流
を夫々0.2mA，0.4mAとした場合の実施例であ
り、その出力を図のイ，ロに示している。又、温
度０℃〜60℃まで変化させたとしても、出力は第
６図のイ，ロの線上をたどり、第５図の実施例に
よれば温度依存性がないことを示している。
本考案の容量リアクタンス回路は、差動対をな
すトランジスタの一方のトランジスタのベース・
コレクタ間にMOS型の容量素子を接続すること
によつて、そのトランジスタのベースと接地間を
容量素子とする大容量のリアクタンスを等価的に
半導体基板に容易に形成することができる。
すトランジスタの一方のトランジスタのベース・
コレクタ間にMOS型の容量素子を接続すること
によつて、そのトランジスタのベースと接地間を
容量素子とする大容量のリアクタンスを等価的に
半導体基板に容易に形成することができる。
又、本考案の容量リアクタンス回路は、設計値
通りの容量値を半導体基板に形成することができ
る利点があると共に温度特性の良好な容量リアク
タンス回路を提供できる利点がある。
通りの容量値を半導体基板に形成することができ
る利点があると共に温度特性の良好な容量リアク
タンス回路を提供できる利点がある。
第１図は、本考案を説明するための容量リアク
タンス回路の回路図、第２図は、第１図を簡略化
した回路図、第３図及び第４図は、第２図の等価
回路図、第５図は、本考案の容量リアクタンス回
路の実施例を示す回路図、第６図は、第５図の容
量リアクタンス回路をフイルタ回路として用いた
場合の周波数応答特性を示す図、第７図は、従来
の容量リアクタンス回路の回路図である。 T1〜T8……トランジスタ、CM……MOS型の容
量素子、E1〜E3……バイアス電圧源、I1〜I4……
電流源回路。
タンス回路の回路図、第２図は、第１図を簡略化
した回路図、第３図及び第４図は、第２図の等価
回路図、第５図は、本考案の容量リアクタンス回
路の実施例を示す回路図、第６図は、第５図の容
量リアクタンス回路をフイルタ回路として用いた
場合の周波数応答特性を示す図、第７図は、従来
の容量リアクタンス回路の回路図である。 T1〜T8……トランジスタ、CM……MOS型の容
量素子、E1〜E3……バイアス電圧源、I1〜I4……
電流源回路。
Claims (1)
- 第１と第２のトランジスタからなる差動対トラ
ンジスタ、該第１のトランジスタのベース・コレ
クタ間に接続されたMOS形の容量素子、該第２
のトランジスタのベースに接続された所定の電位
を有するバイアス電圧源、該第１のトランジスタ
のコレクタにベースとコレクタが接続された第３
のトランジスタと、エミツタが該第３のトランジ
スタのエミツタに共通接続された第４のトランジ
スタと、その共通接続点に接続された電流源回路
からなる負荷回路を含み、該第１のトランジスタ
のベースと電源電圧の低電位側間を容量素子とす
ることを特徴とする容量リアクタンス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987061869U JPH0513062Y2 (ja) | 1987-04-23 | 1987-04-23 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987061869U JPH0513062Y2 (ja) | 1987-04-23 | 1987-04-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63169711U JPS63169711U (ja) | 1988-11-04 |
| JPH0513062Y2 true JPH0513062Y2 (ja) | 1993-04-06 |
Family
ID=30895604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987061869U Expired - Lifetime JPH0513062Y2 (ja) | 1987-04-23 | 1987-04-23 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513062Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007166559A (ja) * | 2005-12-16 | 2007-06-28 | Matsushita Electric Ind Co Ltd | 電圧制御発振器、ｐｌｌ回路、信号処理回路およびチューナパック |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS516444A (ja) * | 1974-07-04 | 1976-01-20 | Sony Corp | |
| JPS5183750A (ja) * | 1975-01-20 | 1976-07-22 | Sony Corp | Kaheninpiidansukairo |
-
1987
- 1987-04-23 JP JP1987061869U patent/JPH0513062Y2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS516444A (ja) * | 1974-07-04 | 1976-01-20 | Sony Corp | |
| JPS5183750A (ja) * | 1975-01-20 | 1976-07-22 | Sony Corp | Kaheninpiidansukairo |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63169711U (ja) | 1988-11-04 |
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