JPS6211526B2 - - Google Patents
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- JPS6211526B2 JPS6211526B2 JP54029220A JP2922079A JPS6211526B2 JP S6211526 B2 JPS6211526 B2 JP S6211526B2 JP 54029220 A JP54029220 A JP 54029220A JP 2922079 A JP2922079 A JP 2922079A JP S6211526 B2 JPS6211526 B2 JP S6211526B2
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- JP
- Japan
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- feedback
- voltage signal
- circuit
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- 239000012535 impurity Substances 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 11
- 230000003321 amplification Effects 0.000 description 7
- 238000003199 nucleic acid amplification method Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/34—Negative-feedback-circuit arrangements with or without positive feedback
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は帰還増巾器に関し、特に帰還抵抗素子
が半導体装置により形成された帰還回路を具備す
る帰還増巾器に関するものである。
が半導体装置により形成された帰還回路を具備す
る帰還増巾器に関するものである。
集積回路化された帰還型増巾器の１例の回路を
第１図に示す。増巾器の基本回路は典型的な演算
増巾器構成であつて、バイポーラ型のPNPトラン
ジスタQ1及びQ2により入力差動増巾回路が構成
されており、NPNトランジスタQ3及びダイオー
ドD1によりカレントミラー型の能動負荷を形成
している。NPNトランジスタQ4は電圧増巾部で
あり、PNPトランジスタQ6による定電流負荷を
駆動している。抵抗R3及びR4、更にはダイオー
ドD2により初段増巾回路の定電流回路（PNPト
ランジスタQ5及び抵抗R5）の電流値を定めると共
に、先の定電流負荷の電流値をも設定している。
第１図に示す。増巾器の基本回路は典型的な演算
増巾器構成であつて、バイポーラ型のPNPトラン
ジスタQ1及びQ2により入力差動増巾回路が構成
されており、NPNトランジスタQ3及びダイオー
ドD1によりカレントミラー型の能動負荷を形成
している。NPNトランジスタQ4は電圧増巾部で
あり、PNPトランジスタQ6による定電流負荷を
駆動している。抵抗R3及びR4、更にはダイオー
ドD2により初段増巾回路の定電流回路（PNPト
ランジスタQ5及び抵抗R5）の電流値を定めると共
に、先の定電流負荷の電流値をも設定している。
そして出力端と差動入力端との間に抵抗R1及
びR2よりなる帰還回路が設けられており、抵抗
R1の一端は基準電圧ＶBが印加される。
びR2よりなる帰還回路が設けられており、抵抗
R1の一端は基準電圧ＶBが印加される。
かゝる増巾器の各抵抗Ｒは他のバイポーラトラ
ンジスタと共に半導体基板上に集積化されて形成
される。その場合の構造を第２図に断面にて示し
ている。
ンジスタと共に半導体基板上に集積化されて形成
される。その場合の構造を第２図に断面にて示し
ている。
図示の如く、例えば高抵抗のＰ型半導体基板１
の主面にエピタキシヤル成長されたＮ型半導体層
の島領域２内に、他のトランジスタのベース拡散
と同時にＰ型不純物領域３を設け、この領域３の
両端から電極４及び５を導出して抵抗として用い
るものである。尚、６はコレクタ埋込層を示し、
７はエピタキシヤル層に複数の互いに絶縁分離さ
れた島領域２を形成するための絶縁分離領域を示
している。
の主面にエピタキシヤル成長されたＮ型半導体層
の島領域２内に、他のトランジスタのベース拡散
と同時にＰ型不純物領域３を設け、この領域３の
両端から電極４及び５を導出して抵抗として用い
るものである。尚、６はコレクタ埋込層を示し、
７はエピタキシヤル層に複数の互いに絶縁分離さ
れた島領域２を形成するための絶縁分離領域を示
している。
この場合、島領域２を回路の最高位（Vcc）に
バイアスして、ベース拡散領域３とのなすPN接
合を逆バイアスすることによりベース拡散抵抗素
子として用いられるが、そのために、島領域２内
にＮ型の高濃度領域８を選択的に設けて、この領
域から逆バイアス用電極９を導出している。
バイアスして、ベース拡散領域３とのなすPN接
合を逆バイアスすることによりベース拡散抵抗素
子として用いられるが、そのために、島領域２内
にＮ型の高濃度領域８を選択的に設けて、この領
域から逆バイアス用電極９を導出している。
かゝる拡散抵抗素子は、これに印加される信号
レベルの変化により、PN接合部の逆バイアス電
圧が変化するために、空乏層の巾が変化すること
になる。従つて、抵抗値が変動することは避けら
れない。
レベルの変化により、PN接合部の逆バイアス電
圧が変化するために、空乏層の巾が変化すること
になる。従つて、抵抗値が変動することは避けら
れない。
こゝで、第１図に示す負帰還増巾器の回路利得
は、帰還回路の利得のみにより決定され、（R1＋
R2）／R1で示される。そして前述した如く、R1及
びR2の値が印加電圧レベルによつて変動するか
ら、当該回路利得も変動しその結果歪の発生原因
となつている。
は、帰還回路の利得のみにより決定され、（R1＋
R2）／R1で示される。そして前述した如く、R1及
びR2の値が印加電圧レベルによつて変動するか
ら、当該回路利得も変動しその結果歪の発生原因
となつている。
第３図は、帰還抵抗R1及びR2の信号電圧分布
状態及び島領域２への印加バイアスとの関係を示
す図であり、抵抗R1の１端が基準電圧ＶBに接続
されているために、当該１端部の電圧はＶBであ
り、その部分からの離間距離に比例して印加電圧
信号（以下、印加信号という）レベルは増大し、
回路出力端に接続された抵抗R2の一端部で当該
レベルは最大となつていることが容易に理解され
うる。
状態及び島領域２への印加バイアスとの関係を示
す図であり、抵抗R1の１端が基準電圧ＶBに接続
されているために、当該１端部の電圧はＶBであ
り、その部分からの離間距離に比例して印加電圧
信号（以下、印加信号という）レベルは増大し、
回路出力端に接続された抵抗R2の一端部で当該
レベルは最大となつていることが容易に理解され
うる。
そして、島領域２のバイアスは＋Vccであるか
ら、抵抗R2の１端（出力）における逆バイアス
変動△V1は図からV2−V1となり、また他端にお
ける逆バイアス変動は△V2＝V4−V3となる。こ
れは抵抗R1の１端における変動△V3とも等しく
なる。更に抵抗R1の基準電圧印加端の変動△V4
は零であることも明白となる。従つて、各変動
は、△V1＞△V2＝△V3＞△V4＝０となる関係と
なり、印加信号レベルに比例し、抵抗R1の抵抗
変動よりも抵抗R2の変動が著しく大となり、そ
の結果、帰還増巾器の出力歪が大きくなる欠点が
ある。
ら、抵抗R2の１端（出力）における逆バイアス
変動△V1は図からV2−V1となり、また他端にお
ける逆バイアス変動は△V2＝V4−V3となる。こ
れは抵抗R1の１端における変動△V3とも等しく
なる。更に抵抗R1の基準電圧印加端の変動△V4
は零であることも明白となる。従つて、各変動
は、△V1＞△V2＝△V3＞△V4＝０となる関係と
なり、印加信号レベルに比例し、抵抗R1の抵抗
変動よりも抵抗R2の変動が著しく大となり、そ
の結果、帰還増巾器の出力歪が大きくなる欠点が
ある。
本発明の目的は、帰還抵抗素子の信号印加レベ
ルによる変動によつて発生する回路出力の歪を防
止した高性能の帰還増巾器を提供することであ
る。
ルによる変動によつて発生する回路出力の歪を防
止した高性能の帰還増巾器を提供することであ
る。
本発明の帰還増巾器は、半導体層の互いに分離
された島領域内にそれぞれ設けられこれら島領域
とは逆導電圧の不純物領域を備えこれら島領域と
不純物領域との間に逆バイアスを印加することに
より不純物領域を抵抗として用いる構成の帰還抵
抗を帰還回路に具備する帰還増巾器であつて、帰
還抵抗のうち印加信号レベルが最大（若しくは最
小）の抵抗が属する島領域には回路電源を印加
し、帰還抵抗のうち印加信号レベルが最小（若し
くは最大）の抵抗が属する島領域には印加信号を
逆相（若しくは同相）でかつ所定レベル（該印加
信号レベルに応じたレベルの電圧）を有する信号
を印加することを特徴としている。
された島領域内にそれぞれ設けられこれら島領域
とは逆導電圧の不純物領域を備えこれら島領域と
不純物領域との間に逆バイアスを印加することに
より不純物領域を抵抗として用いる構成の帰還抵
抗を帰還回路に具備する帰還増巾器であつて、帰
還抵抗のうち印加信号レベルが最大（若しくは最
小）の抵抗が属する島領域には回路電源を印加
し、帰還抵抗のうち印加信号レベルが最小（若し
くは最大）の抵抗が属する島領域には印加信号を
逆相（若しくは同相）でかつ所定レベル（該印加
信号レベルに応じたレベルの電圧）を有する信号
を印加することを特徴としている。
以下本発明を図面を参照しつつ説明する。
第４図は本発明の実施例を示す回路図であり、
第１図と同等部分は同一符号により示されてい
る。図において、演算増巾回路１０は第１図の差
動回路及び出力増巾回路とより成り、そしてその
出力を反転増巾する反転回路１１が設けられてい
る。すなわち、回路出力をベース入力とする
NPNトランジスタQ7と増巾度を決定する抵抗素
子R7及びR8とよりなり、このトランジスタQ7の
コレクタ出力が帰還抵抗R1の属する島領域へ逆
バイアス用電圧として印加される。尚、帰還抵抗
R2や他の回路抵抗R7及びR8の属する各島領域に
は従来と同様回路の最高電圧Vccが印加される構
成となつている。
第１図と同等部分は同一符号により示されてい
る。図において、演算増巾回路１０は第１図の差
動回路及び出力増巾回路とより成り、そしてその
出力を反転増巾する反転回路１１が設けられてい
る。すなわち、回路出力をベース入力とする
NPNトランジスタQ7と増巾度を決定する抵抗素
子R7及びR8とよりなり、このトランジスタQ7の
コレクタ出力が帰還抵抗R1の属する島領域へ逆
バイアス用電圧として印加される。尚、帰還抵抗
R2や他の回路抵抗R7及びR8の属する各島領域に
は従来と同様回路の最高電圧Vccが印加される構
成となつている。
第５図は第４図の回路における帰還抵抗R1及
びR2の信号分布状態と逆バイアスとの関係を説
明する図である。印加信号レベルの大なる抵抗
R2の島領域には従来同様一定の回路の最高電圧
Vccが印加されているから、その両端の信号によ
るPN接合逆バイアス電圧は第３図に示した△V1
＝V2−V1、△V2＝V4−V3と同等である。
びR2の信号分布状態と逆バイアスとの関係を説
明する図である。印加信号レベルの大なる抵抗
R2の島領域には従来同様一定の回路の最高電圧
Vccが印加されているから、その両端の信号によ
るPN接合逆バイアス電圧は第３図に示した△V1
＝V2−V1、△V2＝V4−V3と同等である。
これに対し、印加信号レベルが小なる抵抗R1
の島領域には印加信号と逆相でかつ所定レベルの
バイアスが印加されているから、PN接合逆バイ
アス電圧振巾は等価的に増大し一点鎖線で示すよ
うになる。この場合、反転回路１１の増巾度
R8／R7を適当に選定して、抵抗R1のPN接合逆バ
イアス電圧エンベロープを等価的に抵抗R2の印
加信号のエンベロープと同じく実質上、両抵抗の
印加信号変動による抵抗変動を等しくすることが
でき、よつて出力歪の防止がなされる。
の島領域には印加信号と逆相でかつ所定レベルの
バイアスが印加されているから、PN接合逆バイ
アス電圧振巾は等価的に増大し一点鎖線で示すよ
うになる。この場合、反転回路１１の増巾度
R8／R7を適当に選定して、抵抗R1のPN接合逆バ
イアス電圧エンベロープを等価的に抵抗R2の印
加信号のエンベロープと同じく実質上、両抵抗の
印加信号変動による抵抗変動を等しくすることが
でき、よつて出力歪の防止がなされる。
第６図は本発明の他の実施例を示す図で第４図
と同等部分は同一符号により示されている。本例
では、印加信号レベルが小なる抵抗R1の島領域
に回路電源電圧Vccを印加し、印加信号レベルが
大なる抵抗R2の島領域には印加信号と同相でか
つ所定レベルの信号を印加すべく、同相入力を所
望の増巾度（減衰度）を有する同相増巾器（バツ
フア機能と有するものが良い）１２を用いてい
る。
と同等部分は同一符号により示されている。本例
では、印加信号レベルが小なる抵抗R1の島領域
に回路電源電圧Vccを印加し、印加信号レベルが
大なる抵抗R2の島領域には印加信号と同相でか
つ所定レベルの信号を印加すべく、同相入力を所
望の増巾度（減衰度）を有する同相増巾器（バツ
フア機能と有するものが良い）１２を用いてい
る。
かゝる構成において、抵抗R2のPN接合逆バイ
アスの電圧印加レベルが等価的に減少することに
なつて、一点鎖線で示すエンベロープとなことが
判る。よつてこの場合も、同相増巾器の増巾度
（減衰度）を選定して、抵抗R2のPN接合逆バイア
ス電圧のエンベロープと抵抗R1の印加信号のエ
ンベロープとを等価的に等しくして実質上、両抵
抗の印加信号変動による抵抗歪を同一とすること
ができ、よつて出力歪が防止できる。
アスの電圧印加レベルが等価的に減少することに
なつて、一点鎖線で示すエンベロープとなことが
判る。よつてこの場合も、同相増巾器の増巾度
（減衰度）を選定して、抵抗R2のPN接合逆バイア
ス電圧のエンベロープと抵抗R1の印加信号のエ
ンベロープとを等価的に等しくして実質上、両抵
抗の印加信号変動による抵抗歪を同一とすること
ができ、よつて出力歪が防止できる。
本発明によれば、極めて簡単な構成で集積化さ
れたIC帰還増巾器の歪の発生原因を除くことが
可能となるから高性能のアンプが得られる。
れたIC帰還増巾器の歪の発生原因を除くことが
可能となるから高性能のアンプが得られる。
尚、帰還抵抗の印加信号に対して同相及び逆相
信号を得る信号の取り出し方に、上記の実施例に
限定されず、回路の要求に応じて必要な個所から
取り出しうることは勿論であり、また演算増巾器
の回路構成、帰還回路の構成も上記に限定される
ことはない。
信号を得る信号の取り出し方に、上記の実施例に
限定されず、回路の要求に応じて必要な個所から
取り出しうることは勿論であり、また演算増巾器
の回路構成、帰還回路の構成も上記に限定される
ことはない。
第１図は帰還増巾器の１例の回路図、第２図は
抵抗の半導体構造の断面図、第３図は帰還抵抗に
おける印加信号レベルの分布状態及びPN接合逆
バイアス電圧を説明する図、第４図は本発明の１
実施例を示す回路図、第５図は帰還抵抗における
印加信号レベル分布及びPN接合逆バイアス電圧
を説明する図、第６図は本発明の他の実施例を示
す回路図、第７図は帰還抵抗における印加信号レ
ベル分布及びPN接合逆バイアス電圧を説明する
図である。 主要部分の符号の説明、２……島領域、３……
不純物拡散領域、１０……演算増巾器、１１……
反転増巾器、１２……同相増巾器。
抵抗の半導体構造の断面図、第３図は帰還抵抗に
おける印加信号レベルの分布状態及びPN接合逆
バイアス電圧を説明する図、第４図は本発明の１
実施例を示す回路図、第５図は帰還抵抗における
印加信号レベル分布及びPN接合逆バイアス電圧
を説明する図、第６図は本発明の他の実施例を示
す回路図、第７図は帰還抵抗における印加信号レ
ベル分布及びPN接合逆バイアス電圧を説明する
図である。 主要部分の符号の説明、２……島領域、３……
不純物拡散領域、１０……演算増巾器、１１……
反転増巾器、１２……同相増巾器。
Claims (1)
- 【特許請求の範囲】 １ 半導体層の互いに分離された島領域内にそれ
ぞれ設けられ前記島領域とは逆導電型を有する不
純物領域を備え前記島領域と前記不純物領域間に
逆バイアス電圧を印加することにより前記不純物
領域を抵抗として用いる構成の帰還抵抗を帰還回
路に具備する帰還増幅器であつて、印加電圧信号
レベルが最大及び最小の帰還抵抗のうちの１つが
属する島領域に回路電源電圧を付与し、前記帰還
抵抗の他の１つが属する島領域には前記印加電圧
信号レベルに応じたレベルの逆バイアス電圧を付
与することを特徴とする帰還増幅器。 ２ 前記印加電圧信号レベルが最大の帰還抵抗が
属する島領域には回路電源電圧を付与し、前記印
加電圧信号レベルが最小の帰還抵抗が属する島領
域には前記印加電圧信号と逆相でかつ前記印加電
圧信号レベルに応じたレベルの逆バイアス電圧を
付与することを特徴とする特許請求の範囲第１項
記載の帰還増幅器。 ３ 前記印加電圧信号レベルが最小の帰還抵抗が
属する島領域には回路電源電圧を付与し、前記印
加電圧信号レベルが最大の帰還抵抗が属する島領
域には前記印加電圧信号と同相でかつ前記印加電
圧信号レベルに応じたレベルの逆バイアス電圧を
付与することを特徴とする特許請求の範囲第１項
記載の帰還増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2922079A JPS55121715A (en) | 1979-03-13 | 1979-03-13 | Feedback amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2922079A JPS55121715A (en) | 1979-03-13 | 1979-03-13 | Feedback amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55121715A JPS55121715A (en) | 1980-09-19 |
| JPS6211526B2 true JPS6211526B2 (ja) | 1987-03-13 |
Family
ID=12270113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2922079A Granted JPS55121715A (en) | 1979-03-13 | 1979-03-13 | Feedback amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55121715A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02190212A (ja) * | 1989-01-17 | 1990-07-26 | Makita Electric Works Ltd | スライド式卓上丸鋸盤 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2648967B1 (fr) * | 1989-06-23 | 1995-04-21 | Sgs Thomson Microelectronics | Amplificateur large bande a gain constant et a impedance d'entree determinee a haute frequence |
-
1979
- 1979-03-13 JP JP2922079A patent/JPS55121715A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02190212A (ja) * | 1989-01-17 | 1990-07-26 | Makita Electric Works Ltd | スライド式卓上丸鋸盤 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55121715A (en) | 1980-09-19 |
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