JPS5936428B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS5936428B2 JPS5936428B2 JP50059404A JP5940475A JPS5936428B2 JP S5936428 B2 JPS5936428 B2 JP S5936428B2 JP 50059404 A JP50059404 A JP 50059404A JP 5940475 A JP5940475 A JP 5940475A JP S5936428 B2 JPS5936428 B2 JP S5936428B2
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- Japan
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- circuit
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- Expired
Links
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- 239000000758 substrate Substances 0.000 claims description 13
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
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- Power Engineering (AREA)
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は高密度半導体集積回路に関し、特に電流注入型
論理回路に係る。
論理回路に係る。
一般に集積回路に於いて集積密度が増すと、単位チップ
当りの機能が増大し装置の小型、軽量化が容易になり経
済的に非常に有利であることは周知の通りである。
当りの機能が増大し装置の小型、軽量化が容易になり経
済的に非常に有利であることは周知の通りである。
集積密度を増す為には消費電力を小さくすることが不可
欠である。現在低消費電力でかつ高集積密度を狙つたも
のの一つに電流注入型論理回路がある。
欠である。現在低消費電力でかつ高集積密度を狙つたも
のの一つに電流注入型論理回路がある。
従来、この種の回路は第１図及び第２図に示されるごと
く回路の最低電位点、Ｂ１、Ｅ２がその回路が形成され
ているチップの基板と電気的に短絡している。
く回路の最低電位点、Ｂ１、Ｅ２がその回路が形成され
ているチップの基板と電気的に短絡している。
したがつて動作電圧レベルの異なる回路形式を持つ回路
と同一チップ上で接続する場合電位変換の為の特別な回
路又は素子を必要とした。以下第１図及び第２図を用い
て従来の回路及び集積回路構造について説明する。
と同一チップ上で接続する場合電位変換の為の特別な回
路又は素子を必要とした。以下第１図及び第２図を用い
て従来の回路及び集積回路構造について説明する。
基本回路は第１図のごとく、２個の相補型トランジスタ
Ｔｉ及びＴ２から成る。
Ｔｉ及びＴ２から成る。
ＰＮＰトランジスＴｉのコレクタＣｌはＮＰＮトランジ
スタＴ２のベースＢ２に接続され、トランジスタＴｉの
ベースＢ１はトランジスタＴ２のエミッタＥ２に接続さ
れる。電流はトランジスタＴｉのエミッタＥ１からトラ
ンジスタＴ２のベースＢ２へ供給される。
スタＴ２のベースＢ２に接続され、トランジスタＴｉの
ベースＢ１はトランジスタＴ２のエミッタＥ２に接続さ
れる。電流はトランジスタＴｉのエミッタＥ１からトラ
ンジスタＴ２のベースＢ２へ供給される。
トランジスタＴ２のコレクタＣ２、Ｃ２’は出力端子に
なつている。この基本回路の動作は次の如くである。
なつている。この基本回路の動作は次の如くである。
コレクタベース共通端子Ｃｌ、Ｂ２に時定の電価が印加
されなければＰＮＰトランジスタＴｉのエミッタに注入
された電流はＮＰＮトランジスタＴ２のベースＢ２に流
れ、トランジスタＴ２は導通状態となる。
されなければＰＮＰトランジスタＴｉのエミッタに注入
された電流はＮＰＮトランジスタＴ２のベースＢ２に流
れ、トランジスタＴ２は導通状態となる。
これに対して、共通端子Ｃｌ３Ｂ２に特定の電位が印加
されるとＰＮＰトランジスタＴ１のエミツタに注入され
た電流はトランジスタＴ２のベースへ流れなくなりトラ
ンジスタＴ２は非導通状態となる。従つてこの基本回路
はインバータ回路機能を有する。第２図に基本回路の集
積断面図を示す。
されるとＰＮＰトランジスタＴ１のエミツタに注入され
た電流はトランジスタＴ２のベースへ流れなくなりトラ
ンジスタＴ２は非導通状態となる。従つてこの基本回路
はインバータ回路機能を有する。第２図に基本回路の集
積断面図を示す。
図中、５，６，１，８，９は各層に備えられているオー
ミック接点を示す。トランジスタＴ１はＰ層１をエミツ
タとし、ｎ−層１１をベースとしＰ層２をコレクタとす
る横方向トランジスタである。又トランジスタＴ２はｎ
゛層３，４をコレクタとしＰ層２をベースとしｎ−層１
１をエミツタとする縦方向ＮＰＮトランジスタである。
トランジスタＴ，のベースとトランジスタＴ２のエミツ
タに同−ｎ−層１１により形成され、基体１０に接続さ
れている。従つてトランジスタＴ２のエミツタＥ２が基
体１０の電位に固定される為動作電圧レベルの異なる集
積回路又は素子と接続する場合、レベル変換の為の複雑
な回路手段を必要とした。本発明は電流注入型論理回路
に於けるこの欠点を解消する為に該回路領域を同一基体
上で他の回路領域とＰＮ接合又は高固有抵抗物質により
分離する。
ミック接点を示す。トランジスタＴ１はＰ層１をエミツ
タとし、ｎ−層１１をベースとしＰ層２をコレクタとす
る横方向トランジスタである。又トランジスタＴ２はｎ
゛層３，４をコレクタとしＰ層２をベースとしｎ−層１
１をエミツタとする縦方向ＮＰＮトランジスタである。
トランジスタＴ，のベースとトランジスタＴ２のエミツ
タに同−ｎ−層１１により形成され、基体１０に接続さ
れている。従つてトランジスタＴ２のエミツタＥ２が基
体１０の電位に固定される為動作電圧レベルの異なる集
積回路又は素子と接続する場合、レベル変換の為の複雑
な回路手段を必要とした。本発明は電流注入型論理回路
に於けるこの欠点を解消する為に該回路領域を同一基体
上で他の回路領域とＰＮ接合又は高固有抵抗物質により
分離する。
それにより電流注入型論理回路領域の動作電位を任意に
設定し、他の回路又は素子との接続を容易にする事を特
徴とする。以下、本発明に於ける実施例を第３図、第４
図をもとに説明する。
設定し、他の回路又は素子との接続を容易にする事を特
徴とする。以下、本発明に於ける実施例を第３図、第４
図をもとに説明する。
第３図においてトランジスタＴ１のコレクタＣ１はトラ
ンジスタＴ２のベースＢ２に接続され、トランジスタＴ
１のベースＢ１はトランジスタＴ２のエミツタＥ２に接
続される。
ンジスタＴ２のベースＢ２に接続され、トランジスタＴ
１のベースＢ１はトランジスタＴ２のエミツタＥ２に接
続される。
又Ｂ，Ｅ２の共通端子はダイオードＤ１のカソードに接
続されＤ１のアノードは基体に接続される。電流はトラ
ンジスタＴ１エミツタＥ，からトランジスタＴ２のベー
スＢ２へ供給される。トランジスタＴ２のコレクタＣ２
，Ｃ２’は出力端子である。ここでダイオードＤ１のカ
ソード電位はアノード電位より常に高く保たれることが
必要である。
続されＤ１のアノードは基体に接続される。電流はトラ
ンジスタＴ１エミツタＥ，からトランジスタＴ２のベー
スＢ２へ供給される。トランジスタＴ２のコレクタＣ２
，Ｃ２’は出力端子である。ここでダイオードＤ１のカ
ソード電位はアノード電位より常に高く保たれることが
必要である。
回路動作は従来の基本回路とほぼ同一であるが、回路領
域がダイオードＤ，により他の回路領域及び基体から電
気的に分離されている。この為、共通端子Ｂｌ，Ｅ２の
電位を基体より高い範囲内で湘擲する事により回路の動
作電位が任意に設定出来る。すなわち、基体（最低電位
）に対する入力しきい値ＶＴＨは次式のごとく示される
。ここでＶＢＩＥ２は基体に対する共通Ｂ，Ｅ２の電位
であり、ＶＢＥＴ２はトランジスタＴ２が導通するに必
要なベース、エミツタ間電圧である。
域がダイオードＤ，により他の回路領域及び基体から電
気的に分離されている。この為、共通端子Ｂｌ，Ｅ２の
電位を基体より高い範囲内で湘擲する事により回路の動
作電位が任意に設定出来る。すなわち、基体（最低電位
）に対する入力しきい値ＶＴＨは次式のごとく示される
。ここでＶＢＩＥ２は基体に対する共通Ｂ，Ｅ２の電位
であり、ＶＢＥＴ２はトランジスタＴ２が導通するに必
要なベース、エミツタ間電圧である。
第４図に、第３図に示す等価回路の断面図を示す。図に
於いて、Ｐ型（第１導電型）半導体の基体１３上にｎ゛
及びｎ−（第２導電型）層（第１層）１０，１１を形成
しｎ−層１１上に島状にＰ（第１導電型）層（第２層）
１，２を形成しＰ層２上にｎ゛（第２導電型）層３，４
を形成する。
於いて、Ｐ型（第１導電型）半導体の基体１３上にｎ゛
及びｎ−（第２導電型）層（第１層）１０，１１を形成
しｎ−層１１上に島状にＰ（第１導電型）層（第２層）
１，２を形成しＰ層２上にｎ゛（第２導電型）層３，４
を形成する。
又ｎ−層１１は表面からＰ型基板１３に達する様に形成
されたＰ（第１導電型）層１２により分離されている。
Ｐ層１，ｎ−層１１，Ｐ層２はそれぞれトランジスタＴ
，のエミツタ、ベース、コレクタであるｎ゛層３，４は
トランジスタＴ２のコレクタでありＰ層２，ｎ−層１１
はそれぞれ、トランジスタＴ，のベース、エミツタであ
る。
されたＰ（第１導電型）層１２により分離されている。
Ｐ層１，ｎ−層１１，Ｐ層２はそれぞれトランジスタＴ
，のエミツタ、ベース、コレクタであるｎ゛層３，４は
トランジスタＴ２のコレクタでありＰ層２，ｎ−層１１
はそれぞれ、トランジスタＴ，のベース、エミツタであ
る。
ｎ゛層１０は縦方向注入による寄生効果を阻止し回路を
有効に動作させる効果がある。
有効に動作させる効果がある。
第４図中、５，６，Ｔ，８，９，１４は各層に備えられ
たオーミツク接点である。
たオーミツク接点である。
又、ｎ−層１１がＰ層１２により絶縁分離され等価的に
両者の間にはダイオードＤ１が形成される。ここでは一
実施例を示したが第１導電型としてｎ型半導体を使用し
、第２導電型としてＰ型半導体を使用しても同一の効果
が得られる事は明らかである。以上述べて来た様に本発
明によれば、電流注入型論理回路と信号レベルの異なる
回路との接続を行なう場合、上記電流注入型論理回路の
最低電位点（第３図中Ｂ，Ｅ２共通端子）にバイアス電
圧を印加することにより信号レベルの整合が容易にとれ
る。従つて、回路間の接続に特別のレベル変換回路を必
要としない為、チツプ面積が最小化され、効果は非常に
大きい。
両者の間にはダイオードＤ１が形成される。ここでは一
実施例を示したが第１導電型としてｎ型半導体を使用し
、第２導電型としてＰ型半導体を使用しても同一の効果
が得られる事は明らかである。以上述べて来た様に本発
明によれば、電流注入型論理回路と信号レベルの異なる
回路との接続を行なう場合、上記電流注入型論理回路の
最低電位点（第３図中Ｂ，Ｅ２共通端子）にバイアス電
圧を印加することにより信号レベルの整合が容易にとれ
る。従つて、回路間の接続に特別のレベル変換回路を必
要としない為、チツプ面積が最小化され、効果は非常に
大きい。
第１図は従来の電流注入型基本論理回路の等価回路図、
第２図は上記基本論理回路の構造を示す断面図、第３図
は本発明の実施例を示す等価回路図、第４図は第３図に
示される実施例の構造を示す断面図である。 図中の同一部分又は相当する部分には同じ符号が付けて
ある。
第２図は上記基本論理回路の構造を示す断面図、第３図
は本発明の実施例を示す等価回路図、第４図は第３図に
示される実施例の構造を示す断面図である。 図中の同一部分又は相当する部分には同じ符号が付けて
ある。
Claims (1)
- １ 第１導電型の基体上に、第２導電型の第１層が形成
され、該第１層の一領域は他の領域から絶縁分離され、
該一領域に島状に形成された、第１導電型の少なくとも
１個の第２層を有し、該第２層の１個又は複数個はベー
スをなし、ベース上に形成された第２導電型のコレクタ
を有し、上記ベースに電流を注入する手段を備え、該ベ
ースに信号が入力され、該コレクタから出力信号をうる
構造を有し、上記第１層にバイアス電圧を印加して上記
出力信号のレベルをこのバイアス電圧によつて定めるよ
うにし、かつ上記基体には該基板と第一層とのＰＮ接合
を遮断する所定電圧が印加せしめられ、よつて上記出力
信号のレベルを上記所定電圧とは独立に該バイアス電圧
に基いて定めるようにしたことを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50059404A JPS5936428B2 (ja) | 1975-05-19 | 1975-05-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50059404A JPS5936428B2 (ja) | 1975-05-19 | 1975-05-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51135384A JPS51135384A (en) | 1976-11-24 |
| JPS5936428B2 true JPS5936428B2 (ja) | 1984-09-04 |
Family
ID=13112295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50059404A Expired JPS5936428B2 (ja) | 1975-05-19 | 1975-05-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936428B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5318005B2 (ja) | 2010-03-10 | 2013-10-16 | 株式会社Ｓｏｋｕｄｏ | 基板処理装置、ストッカー装置および基板収納容器の搬送方法 |
-
1975
- 1975-05-19 JP JP50059404A patent/JPS5936428B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51135384A (en) | 1976-11-24 |
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