JPS6262059B2 - - Google Patents
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- JPS6262059B2 JPS6262059B2 JP52023608A JP2360877A JPS6262059B2 JP S6262059 B2 JPS6262059 B2 JP S6262059B2 JP 52023608 A JP52023608 A JP 52023608A JP 2360877 A JP2360877 A JP 2360877A JP S6262059 B2 JPS6262059 B2 JP S6262059B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
- H01L27/0237—Integrated injection logic structures [I2L] using vertical injector structures
Landscapes
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- Power Engineering (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はロジツク用回路素子に関する。
従来の電流注入型ロジツク回路（以下I2Lと略
す）は逆方向トランジスタ動作を利用しているた
め注入効率が悪く、低電力化及び高速化するのに
適していなかつた。
す）は逆方向トランジスタ動作を利用しているた
め注入効率が悪く、低電力化及び高速化するのに
適していなかつた。
第１図は従来のI2Lの１例の断面図、第２図は
第１図のI2Lの等価回路図である。
第１図のI2Lの等価回路図である。
図において、１はN+型半導体基板、２はN-型
エピタキシヤル層、３及び５はP+型拡散層、６
はN+型拡散層である。このI2Lは通常、基板１を
接地し、P+型領域３（以下インジエクタと呼
ぶ）を電源７に接続して使用する。４はエピタキ
シアル層２の一部であるから接地電位であり、イ
ンジエクタ３との接合は順方向となり、インジエ
クタ３より正孔の注入が起る。この正孔は近くの
P+型領域５に達し、３，４，５の各領域で第２
図の１０で示す等価的な横方向PNPトランジスタ
を形成する。Ｐ型領域５に達した正孔は信号の入
力端子８が開放の場合はこのような領域に溜り、
この電位を高くする。この電位が領域５と２との
間の接合のしきい値電圧（約0.5〜0.7V）を超る
と基板１からエピタキシアル層２を介して領域５
へ電子の注入が起つて上記正孔を中和するが、上
記電子の一部はここを通り抜けN+型層６へ達し
出力端子９に現われる。換言すると、領域２，
５，６からなる等価的NPNトランジスタ１１が
導通する。一方、入力端子８が等価トランジスタ
１１のしきい値電圧以下の場合、上記の領域５に
注入された正孔は入力端子を介して接地へ流れる
ため等価トランジスタ１１は非導通となる。出力
端子９は次の段（図示せず）の入力端子につなが
れるのは勿論である。
エピタキシヤル層、３及び５はP+型拡散層、６
はN+型拡散層である。このI2Lは通常、基板１を
接地し、P+型領域３（以下インジエクタと呼
ぶ）を電源７に接続して使用する。４はエピタキ
シアル層２の一部であるから接地電位であり、イ
ンジエクタ３との接合は順方向となり、インジエ
クタ３より正孔の注入が起る。この正孔は近くの
P+型領域５に達し、３，４，５の各領域で第２
図の１０で示す等価的な横方向PNPトランジスタ
を形成する。Ｐ型領域５に達した正孔は信号の入
力端子８が開放の場合はこのような領域に溜り、
この電位を高くする。この電位が領域５と２との
間の接合のしきい値電圧（約0.5〜0.7V）を超る
と基板１からエピタキシアル層２を介して領域５
へ電子の注入が起つて上記正孔を中和するが、上
記電子の一部はここを通り抜けN+型層６へ達し
出力端子９に現われる。換言すると、領域２，
５，６からなる等価的NPNトランジスタ１１が
導通する。一方、入力端子８が等価トランジスタ
１１のしきい値電圧以下の場合、上記の領域５に
注入された正孔は入力端子を介して接地へ流れる
ため等価トランジスタ１１は非導通となる。出力
端子９は次の段（図示せず）の入力端子につなが
れるのは勿論である。
上記構造のI2Lは、等価トランジスタ１０が横
方向PNPトランジスタとして動作するため電流増
幅率が低く効率が悪いこと、等価トランジスタ１
１が通常のNPNトランジスタのエミツタとコレ
クタを逆にした構造をしているため電流増幅率が
低く、かつ等価トランジスタ１１のエミツタに相
当するエピタキシヤル層２が低濃度のため電子の
注入が起り難く、ベースに相当する領域５は拡散
によつて作られるため上方ほど高濃度となり領域
９に向つて流れる電子（出力電流になるもの）に
対し抑制電界を作るため、ベース走行時間が長く
なり高周波特性が悪くなり高速動作ができないこ
と、また等価トランジスタ１１のｈFEを少しでも
大きくするため接合深さを制御するため通常方向
のトランジスタとして使用したときの耐圧低下と
なる欠点がある。
方向PNPトランジスタとして動作するため電流増
幅率が低く効率が悪いこと、等価トランジスタ１
１が通常のNPNトランジスタのエミツタとコレ
クタを逆にした構造をしているため電流増幅率が
低く、かつ等価トランジスタ１１のエミツタに相
当するエピタキシヤル層２が低濃度のため電子の
注入が起り難く、ベースに相当する領域５は拡散
によつて作られるため上方ほど高濃度となり領域
９に向つて流れる電子（出力電流になるもの）に
対し抑制電界を作るため、ベース走行時間が長く
なり高周波特性が悪くなり高速動作ができないこ
と、また等価トランジスタ１１のｈFEを少しでも
大きくするため接合深さを制御するため通常方向
のトランジスタとして使用したときの耐圧低下と
なる欠点がある。
本発明は上記欠点を除去し、高効率及び高速動
作のロジツク用回路素子を提供するものである。
作のロジツク用回路素子を提供するものである。
本発明による半導体装置は、第１伝導型の半導
体基板、この基板上に形成された第２伝導型のエ
ピタキシヤル層、このエピタキシヤル層と前記基
板との間に埋込まれた前記第２伝導型の第１埋込
層、この第１埋込層と前記エピタキシヤル層との
間に前記第１埋込層に接して埋込まれ前記基板か
ら前記第１埋込層によつて分離された前記第１埋
込層によつて分離された前記第１伝導電型の第２
埋込層、前記エピタキシヤル層の表面から前記第
２埋込層に達するように形成されかつ前記第２埋
込層の一部と共同して前記エピタキシヤル層を第
１の部分と第２の部分とに分割する前記第１伝導
型の第１領域、および前記エピタキシヤル層の前
記第２の部分内に前記第２埋込層の他の一部と対
向するように形成された前記第１伝導型の第２領
域を有し、前記第１埋込層、前記第２埋込層の前
記一部および前記エピタキシヤル層の前記第１の
部分を夫々エミツタ、ベースおよびコレクタ領域
とする第１導電型の縦型トランジスタと、前記第
２領域、前記エピタキシヤル層の前記第２の部分
および前記第２埋込層の前記他の一部を夫々エミ
ツタ、ベースおよびコレクタ領域とする第２導電
型の縦型トランジスタとが構成されていることを
特徴とする。
体基板、この基板上に形成された第２伝導型のエ
ピタキシヤル層、このエピタキシヤル層と前記基
板との間に埋込まれた前記第２伝導型の第１埋込
層、この第１埋込層と前記エピタキシヤル層との
間に前記第１埋込層に接して埋込まれ前記基板か
ら前記第１埋込層によつて分離された前記第１埋
込層によつて分離された前記第１伝導電型の第２
埋込層、前記エピタキシヤル層の表面から前記第
２埋込層に達するように形成されかつ前記第２埋
込層の一部と共同して前記エピタキシヤル層を第
１の部分と第２の部分とに分割する前記第１伝導
型の第１領域、および前記エピタキシヤル層の前
記第２の部分内に前記第２埋込層の他の一部と対
向するように形成された前記第１伝導型の第２領
域を有し、前記第１埋込層、前記第２埋込層の前
記一部および前記エピタキシヤル層の前記第１の
部分を夫々エミツタ、ベースおよびコレクタ領域
とする第１導電型の縦型トランジスタと、前記第
２領域、前記エピタキシヤル層の前記第２の部分
および前記第２埋込層の前記他の一部を夫々エミ
ツタ、ベースおよびコレクタ領域とする第２導電
型の縦型トランジスタとが構成されていることを
特徴とする。
以下、本発明の実施例について説明するが、そ
の前に第３図を用いて本発明の動作原理について
述べる。
の前に第３図を用いて本発明の動作原理について
述べる。
図において、２１はN+型半導体基板、２２は
P+型埋込領域、２３，２４はN-型エピタキシア
ル層、２６はＰ型領域（インジエクタ）、２７は
N+型領域であつてこれらは従来と同様の方法で
作ることができる。
P+型埋込領域、２３，２４はN-型エピタキシア
ル層、２６はＰ型領域（インジエクタ）、２７は
N+型領域であつてこれらは従来と同様の方法で
作ることができる。
領域２６を電源に、基板２１を接地にそれぞれ
接続すると、領域２６と２３との間の接合が順方
向となり領域２６から注入された正孔の大部分は
領域２２の左半分に達し、領域２６をエミツタ、
領域２３をベース、領域２２をコレクタとする縦
型PNPトランジスタが動作する。一方、領域２５
に接合された入力端子２８が開放（ハイレベルに
当る）のときは、上記の領域２２に達した正孔の
ためかかる領域全体の電位が上昇し、領域２２，
２１の接合部のしきい値電圧（0.5〜0.7V）を超
えると領域２１から領域２２に電子の注入が起
り、正孔を中和する。領域２２に注入された電子
の大部分は領域２４へ達し、オーム接触をとるた
めの領域２７を介して出力端子２９に現われる。
即ち領域２１をエミツタ、領域２２をベース、領
域２４をコレクタとするNPNトランジスタが導
通する。
接続すると、領域２６と２３との間の接合が順方
向となり領域２６から注入された正孔の大部分は
領域２２の左半分に達し、領域２６をエミツタ、
領域２３をベース、領域２２をコレクタとする縦
型PNPトランジスタが動作する。一方、領域２５
に接合された入力端子２８が開放（ハイレベルに
当る）のときは、上記の領域２２に達した正孔の
ためかかる領域全体の電位が上昇し、領域２２，
２１の接合部のしきい値電圧（0.5〜0.7V）を超
えると領域２１から領域２２に電子の注入が起
り、正孔を中和する。領域２２に注入された電子
の大部分は領域２４へ達し、オーム接触をとるた
めの領域２７を介して出力端子２９に現われる。
即ち領域２１をエミツタ、領域２２をベース、領
域２４をコレクタとするNPNトランジスタが導
通する。
一方、入力端子２８がしきい値電圧より低い場
合は領域２２に注入された正孔はすべて入力端子
２８を介して接地へ流れ、等価NPNトランジス
タは非導通となる。等価回は第２図と同様であ
る。
合は領域２２に注入された正孔はすべて入力端子
２８を介して接地へ流れ、等価NPNトランジス
タは非導通となる。等価回は第２図と同様であ
る。
上記構造にしたことにより多くの利点が得られ
る。第１に領域２２，２４，２６をそれぞれコレ
クタ、ベース、エミツタとする等価トランジスタ
が縦型PNPトランジスタであるため、従来の横型
に比べｈFEやｆTが数桁良い点であり、これは低
電力化に対し極めて効果的である。第２に領域２
１，２２，２４をそれぞれエミツタ、ベース、コ
レクタとする等価NPNトランジスタの濃度分布
が通常のNPNトランジスタに近く、従来の逆ト
ランジスタ型より１〜２桁良いｈFEやｆTが得ら
れる点である。即ち、エミツタに相当する基板２
１が極めて高濃度であるため電子の注入効率が高
く、ベースに相当する領域２２は高濃度ではある
が基板２１よりは低濃度であるため、かかる方向
への拡散（埋込拡散）は無視でき、コレクタに相
当するエピタキシアル層２４の方向には誤差関数
状に拡散するためこの部分を通過する電子に対し
加速電界を生じ、ベース走行時間が短くなり、ｆ
Tが上り、高周波特性が向上し、従つて高速動作
が可能になる。また、領域２４はエピタキシアル
層であるから等性が良い。更にまた、従来のI2L
に比し、コレクタに相当する領域の面積が大きく
なり効率が良くなる。
る。第１に領域２２，２４，２６をそれぞれコレ
クタ、ベース、エミツタとする等価トランジスタ
が縦型PNPトランジスタであるため、従来の横型
に比べｈFEやｆTが数桁良い点であり、これは低
電力化に対し極めて効果的である。第２に領域２
１，２２，２４をそれぞれエミツタ、ベース、コ
レクタとする等価NPNトランジスタの濃度分布
が通常のNPNトランジスタに近く、従来の逆ト
ランジスタ型より１〜２桁良いｈFEやｆTが得ら
れる点である。即ち、エミツタに相当する基板２
１が極めて高濃度であるため電子の注入効率が高
く、ベースに相当する領域２２は高濃度ではある
が基板２１よりは低濃度であるため、かかる方向
への拡散（埋込拡散）は無視でき、コレクタに相
当するエピタキシアル層２４の方向には誤差関数
状に拡散するためこの部分を通過する電子に対し
加速電界を生じ、ベース走行時間が短くなり、ｆ
Tが上り、高周波特性が向上し、従つて高速動作
が可能になる。また、領域２４はエピタキシアル
層であるから等性が良い。更にまた、従来のI2L
に比し、コレクタに相当する領域の面積が大きく
なり効率が良くなる。
第４図は本発明の一実施例を示す断面図であ
る。
る。
これはアナログ動作を含む集積回路上に構成さ
れたもので、ロジツク回路素子４１、NPNトラ
ンジスタ４２、PNPトランジスタ４３から成る。
れたもので、ロジツク回路素子４１、NPNトラ
ンジスタ４２、PNPトランジスタ４３から成る。
Ｐ型半導体基板４４にN+型埋込領域４５，４
６，４７とP+型埋込領域４８，４９，５０が形
成される。これと同時にN+型埋込領域４５，４
７の上にもP+型埋込領域５１，５２が形成され
る。この基板４４の上にＮ型エピタキシアル層を
成長させ、P+型入力引出領域５３〜５６とP+型
分離領域５７〜５９とを拡散により同時に形成
し、Ｎ型エピタキシアル層を領域６０〜６６に分
離する。次に、拡散により、P+型のインジエク
タ６７、ベース領域６８、エミツタ領域６９を同
時に形成する。N+型埋込領域４５の電極引出し
領域７０、チヤンネルストツパのためのN+型領
域７１、N+型エミツタ領域７２、コレクタ引出
しのためのN+型領域７３、ベース引出しのため
のN+型領域７４及び本発明になるロジツク回路
素子４１の出力を引出すためのN+型領域７５を
拡散により同時に形成する。これらは従来の製法
と同じ方法で製造することができ、新しい工程を
追加する必要はない。従つて高性能縦型PNPトラ
ンジスタを含むアナログ集積回路の製造方法で作
ることができ、デジタルとアナログを単一チツプ
で実現する必要のある場合に極めて有効である。
なお、第３図で説明したように、P+型埋込領域
５１は高濃度ではあるがN+型埋込領域４５より
は低濃度であり、かつ埋込領域４５から注入され
たキヤリアに対し加速電界を生じせしめる濃度分
布を有している。
６，４７とP+型埋込領域４８，４９，５０が形
成される。これと同時にN+型埋込領域４５，４
７の上にもP+型埋込領域５１，５２が形成され
る。この基板４４の上にＮ型エピタキシアル層を
成長させ、P+型入力引出領域５３〜５６とP+型
分離領域５７〜５９とを拡散により同時に形成
し、Ｎ型エピタキシアル層を領域６０〜６６に分
離する。次に、拡散により、P+型のインジエク
タ６７、ベース領域６８、エミツタ領域６９を同
時に形成する。N+型埋込領域４５の電極引出し
領域７０、チヤンネルストツパのためのN+型領
域７１、N+型エミツタ領域７２、コレクタ引出
しのためのN+型領域７３、ベース引出しのため
のN+型領域７４及び本発明になるロジツク回路
素子４１の出力を引出すためのN+型領域７５を
拡散により同時に形成する。これらは従来の製法
と同じ方法で製造することができ、新しい工程を
追加する必要はない。従つて高性能縦型PNPトラ
ンジスタを含むアナログ集積回路の製造方法で作
ることができ、デジタルとアナログを単一チツプ
で実現する必要のある場合に極めて有効である。
なお、第３図で説明したように、P+型埋込領域
５１は高濃度ではあるがN+型埋込領域４５より
は低濃度であり、かつ埋込領域４５から注入され
たキヤリアに対し加速電界を生じせしめる濃度分
布を有している。
また、従来、縦型PNPトランジスタを含む製造
方法を用いない場合と比較してもP+型埋込領域
形成用のマスク工程を１回増すことで本発明によ
るロジツク回路素子とPNPトランジスタを得るこ
とができ絶縁酸化時間を大幅に短縮できるため、
P+型埋込領域形成用、マスク工程の追加による
デメリツトに比し、その効果は極めて大きい。ま
た、上記の通常のNPN及びPNPトランジスタは
従来と同じ製法なので従来品と同じ耐圧が得られ
る。
方法を用いない場合と比較してもP+型埋込領域
形成用のマスク工程を１回増すことで本発明によ
るロジツク回路素子とPNPトランジスタを得るこ
とができ絶縁酸化時間を大幅に短縮できるため、
P+型埋込領域形成用、マスク工程の追加による
デメリツトに比し、その効果は極めて大きい。ま
た、上記の通常のNPN及びPNPトランジスタは
従来と同じ製法なので従来品と同じ耐圧が得られ
る。
第１図は従来の電流注入型ロジツク回路の１例
の断面図、第２図は第１図の電流注入型ロジツク
回路の等価回路図、第３図は本発明の動作原理を
示す断面斜視図であり、第４図は本発明の一実施
例を示す断面図である。 １…Ｎ型半導体基板、２…Ｎ型エピタキシアル
層、３…Ｐ型拡散層、４…Ｎ型領域、５…Ｐ型領
域、６…Ｎ型領域、７…電源、８…入力端子、９
…出力端子、２１…Ｎ型半導体基板、２２…Ｐ型
埋込領域、２３，２４…Ｎ型エピタキシアル層、
２５…Ｐ型分離領域、２６…Ｐ型インジエクタ、
２７…Ｎ型領域、２８…入力端子、２９…出力端
子、３０…電源、４１…ロジツク回路素子、４２
…NPNトランジスタ、４３…PNPトランジス
タ、４４…Ｐ型半導体基板、４５，４６，４７…
Ｎ型埋込領域、４８，４９，５０，５１，５２…
Ｐ型埋込領域、５３，５４，５５，５６…Ｐ型入
力引出領域、５７，５８，５９…Ｐ型分離領域、
６０，６１，６２，６３，６４，６５，６６…Ｎ
型領域、６７…Ｐ型インジエクタ、６８…Ｐ型ベ
ース領域、６９…Ｐ型エミツタ領域、７０，７
１，７３，７４，７５…電極引出し領域、７２…
Ｎ型エミツタ領域。
の断面図、第２図は第１図の電流注入型ロジツク
回路の等価回路図、第３図は本発明の動作原理を
示す断面斜視図であり、第４図は本発明の一実施
例を示す断面図である。 １…Ｎ型半導体基板、２…Ｎ型エピタキシアル
層、３…Ｐ型拡散層、４…Ｎ型領域、５…Ｐ型領
域、６…Ｎ型領域、７…電源、８…入力端子、９
…出力端子、２１…Ｎ型半導体基板、２２…Ｐ型
埋込領域、２３，２４…Ｎ型エピタキシアル層、
２５…Ｐ型分離領域、２６…Ｐ型インジエクタ、
２７…Ｎ型領域、２８…入力端子、２９…出力端
子、３０…電源、４１…ロジツク回路素子、４２
…NPNトランジスタ、４３…PNPトランジス
タ、４４…Ｐ型半導体基板、４５，４６，４７…
Ｎ型埋込領域、４８，４９，５０，５１，５２…
Ｐ型埋込領域、５３，５４，５５，５６…Ｐ型入
力引出領域、５７，５８，５９…Ｐ型分離領域、
６０，６１，６２，６３，６４，６５，６６…Ｎ
型領域、６７…Ｐ型インジエクタ、６８…Ｐ型ベ
ース領域、６９…Ｐ型エミツタ領域、７０，７
１，７３，７４，７５…電極引出し領域、７２…
Ｎ型エミツタ領域。
Claims (1)
- １ 第１伝導型の半導体基板、この基板上に形成
された第２伝導型のエピタキシヤル層、このエピ
タキシヤル層と前記基板との間に埋込まれた前記
第２伝導型の第１埋込領域、この第１埋込領域と
前記エピタキシヤル層との間に前記第１埋込領域
に接して埋込まれ前記基板から前記第１埋込領域
によつて分離された前記第１伝導型の第２埋込領
域、前記エピタキシヤル層の表面から前記第２埋
込領域に達するように形成されかつ前記第２埋込
領域の一部と共同して前記エピタキシヤル層を前
記第１伝導型の領域で囲まれる第１の部分とその
外側の第２の部分とに分割する前記第１伝導型の
第１領域、および前記エピタキシヤル層の前記第
２の部分内に前記第２埋込領域の他の一部と対向
するように形成された前記第１伝導型の第２領域
を有し、前記第２埋込領域は前記第１埋込領域よ
りも低い不純物濃度を有しかつ前記第１埋込領域
から注入されたキヤリアに対し加速電界を生じせ
しめる濃度分布を有し、前記第１埋込領域、前記
第２埋込領域の前記一部および前記エピタキシヤ
ル層の前記第１の部分を夫々エミツタ、ベースお
よびコレクタ領域とする第１導電型の縦型トラン
ジスタと、前記第２領域、前記エピタキシヤル層
の前記第２の部分および前記第２埋込領域の前記
他の一部を夫々エミツタ、ベースおよびコレクタ
領域とする第２導電型の縦型トランジスタとが構
成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2360877A JPS53108785A (en) | 1977-03-04 | 1977-03-04 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2360877A JPS53108785A (en) | 1977-03-04 | 1977-03-04 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53108785A JPS53108785A (en) | 1978-09-21 |
| JPS6262059B2 true JPS6262059B2 (ja) | 1987-12-24 |
Family
ID=12115316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2360877A Granted JPS53108785A (en) | 1977-03-04 | 1977-03-04 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS53108785A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555361U (ja) * | 1991-12-26 | 1993-07-23 | ティアック株式会社 | ディスク装置 |
-
1977
- 1977-03-04 JP JP2360877A patent/JPS53108785A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555361U (ja) * | 1991-12-26 | 1993-07-23 | ティアック株式会社 | ディスク装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53108785A (en) | 1978-09-21 |
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