JPS6216025B2 - - Google Patents
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- JPS6216025B2 JPS6216025B2 JP52023606A JP2360677A JPS6216025B2 JP S6216025 B2 JPS6216025 B2 JP S6216025B2 JP 52023606 A JP52023606 A JP 52023606A JP 2360677 A JP2360677 A JP 2360677A JP S6216025 B2 JPS6216025 B2 JP S6216025B2
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- 239000004065 semiconductor Substances 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims 5
- 239000000758 substrate Substances 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 9
- 238000002347 injection Methods 0.000 description 8
- 239000007924 injection Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003472 neutralizing effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
- H01L27/0237—Integrated injection logic structures [I2L] using vertical injector structures
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- Microelectronics & Electronic Packaging (AREA)
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Description
【発明の詳細な説明】
本発明はロジツク用回路素子に関する。
従来の電流注入型ロジツク回路（以下I2Lと略
す）は逆方向トランジスタ動作を利用しているた
め注入効率が悪く、低電力化及び高速化するのに
適していなかつた。
す）は逆方向トランジスタ動作を利用しているた
め注入効率が悪く、低電力化及び高速化するのに
適していなかつた。
第１図は従来のI2Lの１例の断面図、第２図は
第１図のI2Lの等価回路図である。
第１図のI2Lの等価回路図である。
図において、１はN+型半導体基板、２はN-型
エピタキシアル層、３及び５はP+型拡散層、６
はN+型拡散層である。このI2Lは通常、基板１を
接地し、P+型領域３（以下インジエクタと呼
ぶ）を電源７に接続して使用する。４はエピタキ
シアル層２の一部であるから接地電位であり、イ
ンジエクタ３との接合は順方向となり、インジエ
クタ３より正孔の注入が起る。この正孔は近くの
P+型領域５に達し、３，４，５の各領域で第２
図の１０で示す等価的な横方向PNPトランジスタ
を形成する。P+型領域５に達した正孔は信号の
入力端子８が開放の場合はこのような領域に溜
り、この電位を高くする。この電位が領域５と２
との間の接合のしきい値電圧（約0.5〜０・7V）
を超ると基板１からエピタキシアル層２を介して
領域５へ電子の注入が起つて上記正孔を中和する
が、上記電子の一部はここを通り抜けN+型層６
へ達し出力端子９に現われる。換言すると、領域
２，５，６からなる等価的NPNトランジスタ１
１が導通する。一方、入力端子８が等価トランジ
スタ１１のしきい値電圧以下の場合、上記の領域
５に注入された正孔は入力端子を介して接地へ流
れるため等価トランジスタ１１は非導通となる。
出力端子９は次の段（図示せず）の入力端子につ
ながれるのは勿論である。
エピタキシアル層、３及び５はP+型拡散層、６
はN+型拡散層である。このI2Lは通常、基板１を
接地し、P+型領域３（以下インジエクタと呼
ぶ）を電源７に接続して使用する。４はエピタキ
シアル層２の一部であるから接地電位であり、イ
ンジエクタ３との接合は順方向となり、インジエ
クタ３より正孔の注入が起る。この正孔は近くの
P+型領域５に達し、３，４，５の各領域で第２
図の１０で示す等価的な横方向PNPトランジスタ
を形成する。P+型領域５に達した正孔は信号の
入力端子８が開放の場合はこのような領域に溜
り、この電位を高くする。この電位が領域５と２
との間の接合のしきい値電圧（約0.5〜０・7V）
を超ると基板１からエピタキシアル層２を介して
領域５へ電子の注入が起つて上記正孔を中和する
が、上記電子の一部はここを通り抜けN+型層６
へ達し出力端子９に現われる。換言すると、領域
２，５，６からなる等価的NPNトランジスタ１
１が導通する。一方、入力端子８が等価トランジ
スタ１１のしきい値電圧以下の場合、上記の領域
５に注入された正孔は入力端子を介して接地へ流
れるため等価トランジスタ１１は非導通となる。
出力端子９は次の段（図示せず）の入力端子につ
ながれるのは勿論である。
上記構造のI2Lは、等価トランジスタ１０が横
方向PNPトランジスタとして動作するため電流増
幅率が低く効率が悪いこと、等価トランジスタ１
１が通常のNPNトランジスタのエミツタとコレ
クタを逆にした構造をしているため電流増幅率が
低く、かつ等価トランジスタ１１のエミツタに相
当するエピタキシアル層２が低濃度のため電子の
注入が起り難く、ベースに相当する領域５は拡散
によつて作られるため上方ほど高濃度となり領域
９に向つて流れる電子（出力電流になるもの）に
対し抑制電界を作るため、ベース走行時間が長く
なり高周波特性が悪くなり高速動作ができないこ
となどの欠点があつた。
方向PNPトランジスタとして動作するため電流増
幅率が低く効率が悪いこと、等価トランジスタ１
１が通常のNPNトランジスタのエミツタとコレ
クタを逆にした構造をしているため電流増幅率が
低く、かつ等価トランジスタ１１のエミツタに相
当するエピタキシアル層２が低濃度のため電子の
注入が起り難く、ベースに相当する領域５は拡散
によつて作られるため上方ほど高濃度となり領域
９に向つて流れる電子（出力電流になるもの）に
対し抑制電界を作るため、ベース走行時間が長く
なり高周波特性が悪くなり高速動作ができないこ
となどの欠点があつた。
本発明は上記欠点を除去し、高効率及び高速動
作のロジツク用回路素子を提供するものである。
作のロジツク用回路素子を提供するものである。
本発明のロジツク用回路素子は、第１伝導型の
第１領域を有する半導体基板の該第１領域上に第
２伝導型埋込領域を設け、前記半導体基板上に第
１伝導型エピタキシアル層を設け、該エピタキシ
アル層表面から前記埋込領域に達する第２伝導型
第２領域を設けて前記エピタキシアル層を少くと
も二つの領域に分割し、前記分割された一方の領
域に第２伝導型の第３領域を設け、前記分割され
た他方の領域に少くとも１つの第１伝導型の第４
領域を設け、前記第１領域から共通端子、第２領
域から入力端子、第３領域から電源端子、第４領
域から出力端子をそれぞれ引出したことを特徴と
する。
第１領域を有する半導体基板の該第１領域上に第
２伝導型埋込領域を設け、前記半導体基板上に第
１伝導型エピタキシアル層を設け、該エピタキシ
アル層表面から前記埋込領域に達する第２伝導型
第２領域を設けて前記エピタキシアル層を少くと
も二つの領域に分割し、前記分割された一方の領
域に第２伝導型の第３領域を設け、前記分割され
た他方の領域に少くとも１つの第１伝導型の第４
領域を設け、前記第１領域から共通端子、第２領
域から入力端子、第３領域から電源端子、第４領
域から出力端子をそれぞれ引出したことを特徴と
する。
本発明を実施例により説明する。
第３図は本発明のロジツク用回路素子の１実施
例の断面斜視図である。
例の断面斜視図である。
図において、２１はN+型半導体基板、２２は
P+型埋込領域、２３，２４はN-型エピタキシア
ル層、２５はP+型分離領域、２６はP+型領域
（インジエクタ）、２７は領域２４と金属との接合
によつて生ずるシヨツトキーバリア・ダイオード
（以下SBDと略す）である。
P+型埋込領域、２３，２４はN-型エピタキシア
ル層、２５はP+型分離領域、２６はP+型領域
（インジエクタ）、２７は領域２４と金属との接合
によつて生ずるシヨツトキーバリア・ダイオード
（以下SBDと略す）である。
領域２６を電源に、基板２１を接地にそれぞれ
接続すると領域２６と領域２３との間の接合が順
方向となり、領域２６から注入された正孔の大部
分は領域２２の左半分に達し、領域２６をエミツ
タ、領域２３をベース、領域２２をコレクタとす
る縦型PNPトランジスタが動作する。一方、領域
２５に接続された入力端子２８が開放（ハイレベ
ルに当る）のときは、上記の領域２２に達した正
孔のためかかる領域全体の電位が上昇し、領域２
２，２１の接合部のしきい値電圧（0.5〜0.7V）
を超えると領域２１領域２２に電子の注入が起
り、正孔を中和する。領域２２に注入された電子
の大部分は領域２４へ達し、オーム接触をとるた
めの領域２７を介して出力端子２９に現われる。
即ち領域２１をエミツタ、領域２２をベース、領
域２４をコレクタとするNPNトランジスタが導
通し、かかる点の電位は接地電位まで低下する。
領域２５及び入力端子２８の電位は0.5〜0.7Vで
あるからSBD３１が導通し、領域２４に注入され
た電子の一部がSBD３１を介し、領域２５へ注入
されて正孔を中和する。SBDを通しての電子の注
入と前述の領域２１（基板）からの注入とが平衡
を保つため上記等価NPNトランジスタは飽和領
域に達しない。
接続すると領域２６と領域２３との間の接合が順
方向となり、領域２６から注入された正孔の大部
分は領域２２の左半分に達し、領域２６をエミツ
タ、領域２３をベース、領域２２をコレクタとす
る縦型PNPトランジスタが動作する。一方、領域
２５に接続された入力端子２８が開放（ハイレベ
ルに当る）のときは、上記の領域２２に達した正
孔のためかかる領域全体の電位が上昇し、領域２
２，２１の接合部のしきい値電圧（0.5〜0.7V）
を超えると領域２１領域２２に電子の注入が起
り、正孔を中和する。領域２２に注入された電子
の大部分は領域２４へ達し、オーム接触をとるた
めの領域２７を介して出力端子２９に現われる。
即ち領域２１をエミツタ、領域２２をベース、領
域２４をコレクタとするNPNトランジスタが導
通し、かかる点の電位は接地電位まで低下する。
領域２５及び入力端子２８の電位は0.5〜0.7Vで
あるからSBD３１が導通し、領域２４に注入され
た電子の一部がSBD３１を介し、領域２５へ注入
されて正孔を中和する。SBDを通しての電子の注
入と前述の領域２１（基板）からの注入とが平衡
を保つため上記等価NPNトランジスタは飽和領
域に達しない。
一方、入力端子２８がしきい値電圧より低い場
合は領域２２に注入された正孔はすべて入力端子
２８を介して接地へ流れ等価NPNトランジスタ
は非導通となる。
合は領域２２に注入された正孔はすべて入力端子
２８を介して接地へ流れ等価NPNトランジスタ
は非導通となる。
第４図は第３図のロジツク用回路素子の等価回
路図である。
路図である。
これは第２図のI2Lの等価回路にクランプ用
SBDを追加したものに他ならない。
SBDを追加したものに他ならない。
上記構造にしたことにより多くの利点が得られ
る。第１に領域２２，２４，２６をそれぞれコレ
クタ、ベース、エミツタとする等価トランジスタ
が縦型PNPトランジスタであるため、従来の横型
に比べｈFEやｆTが数桁良い点であり、これは低
電力化に対し極めて効果的である。第２に領域２
１，２２，２４をそれぞれエミツタ、ベース、コ
レクタとする等価NPNトランジスタの濃度分布
が通常のNPNトランジスタに近く、従来の逆ト
ランジスタ型より１〜２桁良いｈFEやｆTが得ら
れる点である。即ちエミツタに相当する基板２１
が極めて高濃度であるため電子の注入効率が高
く、ベースに相当する領域２２は高濃度ではある
が基板２１よりは低濃度であるため、かかる方向
への拡散（埋込拡散）は無視でき、コレクタに相
当するエピタキシアル層２４の方向には誤差関数
状に拡散するためこの部分を通過する電子に対し
加速電界を生じ、ベース走行時間が短くなり、ｆ
Tが上り、高周波特性が向上し、従つて高速動作
が可能になる。また、領域２４はエピタキシアル
層であるから等性が良い。更にまた、従来のI2L
に比しコレクタに相当する領域の面積が大きくな
り効率が良くなる。SBD３１により等価NPNト
ランジスタが飽和に追込まれない（いわゆるシヨ
ツトキー・クランプト・ロジツク）ため、ベース
に不要な電荷の著積が起らずスイツチング速度が
向上する。
る。第１に領域２２，２４，２６をそれぞれコレ
クタ、ベース、エミツタとする等価トランジスタ
が縦型PNPトランジスタであるため、従来の横型
に比べｈFEやｆTが数桁良い点であり、これは低
電力化に対し極めて効果的である。第２に領域２
１，２２，２４をそれぞれエミツタ、ベース、コ
レクタとする等価NPNトランジスタの濃度分布
が通常のNPNトランジスタに近く、従来の逆ト
ランジスタ型より１〜２桁良いｈFEやｆTが得ら
れる点である。即ちエミツタに相当する基板２１
が極めて高濃度であるため電子の注入効率が高
く、ベースに相当する領域２２は高濃度ではある
が基板２１よりは低濃度であるため、かかる方向
への拡散（埋込拡散）は無視でき、コレクタに相
当するエピタキシアル層２４の方向には誤差関数
状に拡散するためこの部分を通過する電子に対し
加速電界を生じ、ベース走行時間が短くなり、ｆ
Tが上り、高周波特性が向上し、従つて高速動作
が可能になる。また、領域２４はエピタキシアル
層であるから等性が良い。更にまた、従来のI2L
に比しコレクタに相当する領域の面積が大きくな
り効率が良くなる。SBD３１により等価NPNト
ランジスタが飽和に追込まれない（いわゆるシヨ
ツトキー・クランプト・ロジツク）ため、ベース
に不要な電荷の著積が起らずスイツチング速度が
向上する。
尚、従来のI2Lでは等価NPNトランジスタのコ
レクタが高濃度のためSBDが作れず上記のような
ことは簡単にはできない。（SBDを個別に作れば
可能であるがそのために余計にペレツト面積が必
要となつてしまう）。
レクタが高濃度のためSBDが作れず上記のような
ことは簡単にはできない。（SBDを個別に作れば
可能であるがそのために余計にペレツト面積が必
要となつてしまう）。
第５図は本発明のロジツク用回路素子の他の実
施例の断面図である。
施例の断面図である。
これはアナログ動作を含む集積回路上に構成さ
れたもので、ロジツク回路素子４１、NPNトラ
ンジスタ４２、PNPトランジスタ４３から成る。
れたもので、ロジツク回路素子４１、NPNトラ
ンジスタ４２、PNPトランジスタ４３から成る。
Ｐ型半導体基板４４にN+型埋込領域４５，４
６，４７とP+型埋込領域４８，４９，５０が形
成される。これと同時にN+型埋込領域４５，４
７の上にもP+型埋込５１，５２が形成される。
この基板４４の上にＮ型エピタキシアル層を成長
させ、P+型入力引出領域５３〜５６とP+型分離
領域５７〜５９とを拡散により同時に形成し、Ｎ
型エピタキシアル層を領域６０〜６６に分離す
る。次に、拡散によりP+型のインジエクタ６７
ベース領域６８、エミツタ領域６９を同時に形成
する。N+型埋込領域４５の電極引出し領域７
０、チヤンネルストツパのためのN+型領域７
１、N+型エミツタ領域７２、コレクタ引出しの
ためのN+型領域７３、ベース引出しのためのN+
型領域７４及び本発明になるロジツク回路素子４
１の出力を引出すためのN+型領域７５を拡散に
より同時に形成する。これらは従来の製法と同じ
方法で製造することができ、新しい工程を追加す
る必要はない。従つて高性能縦型PNPトランジス
タを含むアナログ集積回路の製造方法で作ること
ができ、デジタルとアナログを単一チツプで実現
する必要のある場合に極めて有効である。また、
SBDを高性能にするため他の金属を用いる場合に
は一工程追加となる。更にまた、従来縦型PNPト
ランジスタを含む製造方法を用いない場合と比較
してもP+型埋込領域形成用のマスク工程を１回
増すことで本発明によるロジツク回路素子とPNP
トランジスタを得ることができ絶縁酸化時間を大
幅に短縮できるため、P+型埋込領域形成用マス
ク工程の追加によるデメリツトに比し、その効果
は極めて大きい。
６，４７とP+型埋込領域４８，４９，５０が形
成される。これと同時にN+型埋込領域４５，４
７の上にもP+型埋込５１，５２が形成される。
この基板４４の上にＮ型エピタキシアル層を成長
させ、P+型入力引出領域５３〜５６とP+型分離
領域５７〜５９とを拡散により同時に形成し、Ｎ
型エピタキシアル層を領域６０〜６６に分離す
る。次に、拡散によりP+型のインジエクタ６７
ベース領域６８、エミツタ領域６９を同時に形成
する。N+型埋込領域４５の電極引出し領域７
０、チヤンネルストツパのためのN+型領域７
１、N+型エミツタ領域７２、コレクタ引出しの
ためのN+型領域７３、ベース引出しのためのN+
型領域７４及び本発明になるロジツク回路素子４
１の出力を引出すためのN+型領域７５を拡散に
より同時に形成する。これらは従来の製法と同じ
方法で製造することができ、新しい工程を追加す
る必要はない。従つて高性能縦型PNPトランジス
タを含むアナログ集積回路の製造方法で作ること
ができ、デジタルとアナログを単一チツプで実現
する必要のある場合に極めて有効である。また、
SBDを高性能にするため他の金属を用いる場合に
は一工程追加となる。更にまた、従来縦型PNPト
ランジスタを含む製造方法を用いない場合と比較
してもP+型埋込領域形成用のマスク工程を１回
増すことで本発明によるロジツク回路素子とPNP
トランジスタを得ることができ絶縁酸化時間を大
幅に短縮できるため、P+型埋込領域形成用マス
ク工程の追加によるデメリツトに比し、その効果
は極めて大きい。
第１図は従来の電流注入型ロジツク回路の１例
の断面図、第２図は第１図の電流注入型ロジツク
回路の等価回路図、第３図は本発明のロジツク回
路用素子の１実施例の断面斜視図、第４図は第３
図の素子の等価回路図、第５図は本発明のロジツ
ク回路素子の他の実施例の断面図である。 １……Ｎ型半導体基板、２……Ｎ型エピタキシ
アル層、３……Ｐ型拡散層、４……Ｎ型領域、５
……Ｐ型領域、６……Ｎ型領域、７……電源、８
……入力端子、９……出力端子、２１……Ｎ型半
導体基板、２２……Ｐ型埋込領域、２３，２４…
…Ｎ型エピタキシアル層、２５……Ｐ型分離領
域、２６……Ｐ型インジエクタ、２７……Ｎ型領
域、２８……入力端子、２９……出力端子、３０
……電源、３１……シヨツトキー・バリア・ダイ
オード、４１……ロジツク回路素子、４２……
NPNトランジスタ、４３……PNPトランジス
タ、４４……Ｐ型半導体基板、４５，４６，４７
……Ｎ型埋込領域、４８，４９，５０，５１，５
２……Ｐ型埋込領域、５３，５４，５５，５６…
…Ｐ型入力引出領域、５７，５８，５９……Ｐ型
分離領域、６０，６１，６２，６３，６４，６
５，６６……Ｎ型領域、６７……Ｐ型インジエク
タ、６８……Ｐ型ベース領域、６９……Ｐ型エミ
ツタ領域、７０，７１，７３，７４，７５……電
極引出し領域、７２……Ｎ型エミツタ領域。
の断面図、第２図は第１図の電流注入型ロジツク
回路の等価回路図、第３図は本発明のロジツク回
路用素子の１実施例の断面斜視図、第４図は第３
図の素子の等価回路図、第５図は本発明のロジツ
ク回路素子の他の実施例の断面図である。 １……Ｎ型半導体基板、２……Ｎ型エピタキシ
アル層、３……Ｐ型拡散層、４……Ｎ型領域、５
……Ｐ型領域、６……Ｎ型領域、７……電源、８
……入力端子、９……出力端子、２１……Ｎ型半
導体基板、２２……Ｐ型埋込領域、２３，２４…
…Ｎ型エピタキシアル層、２５……Ｐ型分離領
域、２６……Ｐ型インジエクタ、２７……Ｎ型領
域、２８……入力端子、２９……出力端子、３０
……電源、３１……シヨツトキー・バリア・ダイ
オード、４１……ロジツク回路素子、４２……
NPNトランジスタ、４３……PNPトランジス
タ、４４……Ｐ型半導体基板、４５，４６，４７
……Ｎ型埋込領域、４８，４９，５０，５１，５
２……Ｐ型埋込領域、５３，５４，５５，５６…
…Ｐ型入力引出領域、５７，５８，５９……Ｐ型
分離領域、６０，６１，６２，６３，６４，６
５，６６……Ｎ型領域、６７……Ｐ型インジエク
タ、６８……Ｐ型ベース領域、６９……Ｐ型エミ
ツタ領域、７０，７１，７３，７４，７５……電
極引出し領域、７２……Ｎ型エミツタ領域。
Claims (1)
- １ 第１の不純物濃度を有する一導電型の第１の
領域と、該第１の領域上に形成された前記第１の
不純物濃度より低い濃度の第２の不純物濃度を有
する他の導電型の第２の領域と、該第２の領域上
に形成された前記第２の不純物濃度より低い濃度
の第３の不純物濃度を有する前記一導電型の半導
体層と、該半導体層の表面から前記第２の領域に
達するように設けられて前記半導体層を少くとも
２つの部分に分離する前記他の導電型の第３の領
域と、前記半導体層の２つの部分のうちの一方の
部分内で前記第２の領域上に形成された前記他の
導電型の第４の領域と、前記半導体層の２つの部
分のうち他方の部分内で前記第２の領域上に形成
された前記他の導電型の第５の領域と、前記第３
の領域の表面に抵抗性接触し前記半導体層の前記
他方の部分の表面にシヨツトキー接触する金属層
とを有し、前記第４の領域を電源端子、前記金属
層を入力端子、前記第５の領域を出力端子とする
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2360677A JPS53108784A (en) | 1977-03-04 | 1977-03-04 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2360677A JPS53108784A (en) | 1977-03-04 | 1977-03-04 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53108784A JPS53108784A (en) | 1978-09-21 |
| JPS6216025B2 true JPS6216025B2 (ja) | 1987-04-10 |
Family
ID=12115259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2360677A Granted JPS53108784A (en) | 1977-03-04 | 1977-03-04 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS53108784A (ja) |
-
1977
- 1977-03-04 JP JP2360677A patent/JPS53108784A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53108784A (en) | 1978-09-21 |
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