JPS6216026B2 - - Google Patents
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- JPS6216026B2 JPS6216026B2 JP52023609A JP2360977A JPS6216026B2 JP S6216026 B2 JPS6216026 B2 JP S6216026B2 JP 52023609 A JP52023609 A JP 52023609A JP 2360977 A JP2360977 A JP 2360977A JP S6216026 B2 JPS6216026 B2 JP S6216026B2
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- Japan
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- type
- conductivity type
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- semiconductor layer
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Landscapes
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はロジツク用回路素子に関する。
従来の電流注入型ロジツク回路（以下I2Lと略
す）は逆方向トランジスタ動作を利用しているた
め注入効率が悪く、低電力化及び高速化するのに
適していなかつた。
す）は逆方向トランジスタ動作を利用しているた
め注入効率が悪く、低電力化及び高速化するのに
適していなかつた。
第１図は従来のI2Lの１例の断面図、第２図は
第１図のI2Lの等価回路図である。
第１図のI2Lの等価回路図である。
図において、１はN+型半導体基板、２はN-型
エピタキシヤル層、３及び５はP+型拡散層、６
はN+型拡散層である。このI2Lは通常、基板１を
接地し、P+型領域３（以下インジエクタと呼
ぶ）を電源７に接続して使用する。４はエピタキ
シヤル層２の一部であるから接地電位であり、イ
ンジエクタ３との接合は順方向となり、インジエ
クタ３より正孔の注入が起る。この正孔は近くの
P+型領域５に達し、３，４，５の各領域で第２
図の１０で示す等価的な横方向PNPトランジスタ
を形成する。P+型領域５に達した正孔は信号の
入力端子８が開放の場合はこのような領域に溜
り、この電位が領域５と２との間の接合のしきい
値電圧（約0.5〜0.7V）を超ると基板１からエピ
タキシヤル層２を介して領域５へ電子の注入が起
つて上記正孔を中和するが、上記電子の一部はこ
こを通り抜けN+型層６へ達し出力端子９に現わ
れる。換言すると、領域２，５，６からなる等価
的NPNトランジスタ１１が導通する。一方、入
力端子８が等価トランジスタ１１のしきい値電圧
以下の場合、上記の領域５に注入された正孔は入
力端子を介して接地へ流れるため等価トランジス
タ１１は非導通となる。出力端子９は次の段（図
示せず）の入力端子につながれるのは勿論であ
る。
エピタキシヤル層、３及び５はP+型拡散層、６
はN+型拡散層である。このI2Lは通常、基板１を
接地し、P+型領域３（以下インジエクタと呼
ぶ）を電源７に接続して使用する。４はエピタキ
シヤル層２の一部であるから接地電位であり、イ
ンジエクタ３との接合は順方向となり、インジエ
クタ３より正孔の注入が起る。この正孔は近くの
P+型領域５に達し、３，４，５の各領域で第２
図の１０で示す等価的な横方向PNPトランジスタ
を形成する。P+型領域５に達した正孔は信号の
入力端子８が開放の場合はこのような領域に溜
り、この電位が領域５と２との間の接合のしきい
値電圧（約0.5〜0.7V）を超ると基板１からエピ
タキシヤル層２を介して領域５へ電子の注入が起
つて上記正孔を中和するが、上記電子の一部はこ
こを通り抜けN+型層６へ達し出力端子９に現わ
れる。換言すると、領域２，５，６からなる等価
的NPNトランジスタ１１が導通する。一方、入
力端子８が等価トランジスタ１１のしきい値電圧
以下の場合、上記の領域５に注入された正孔は入
力端子を介して接地へ流れるため等価トランジス
タ１１は非導通となる。出力端子９は次の段（図
示せず）の入力端子につながれるのは勿論であ
る。
上記構造のI2Lは、等価トランジスタ１０が横
方向PNPトランジスタとして動作するため電流増
幅率が悪いこと、等価トランジスタ１１が通常の
NPNトランジスタのエミツタとコレクタを逆に
した構造をしているため電流増幅率が低く、かつ
等価トランジスタ１１のエミツタに相当するエピ
タキシヤル層２が低濃度のため電子の注入が起り
難く、ベースに相当する領域５は拡散によつて作
られるため上方ほど高濃度となり領域９に向つて
流れる電子（出力電流になるもの）に対し抑制電
界を作るため、ベース走行時間が長くなり高周波
特性が悪くなり高速動作ができないこと、またコ
レクタに相当する領域６は面積が小さいために収
集効率も悪い欠点がある。
方向PNPトランジスタとして動作するため電流増
幅率が悪いこと、等価トランジスタ１１が通常の
NPNトランジスタのエミツタとコレクタを逆に
した構造をしているため電流増幅率が低く、かつ
等価トランジスタ１１のエミツタに相当するエピ
タキシヤル層２が低濃度のため電子の注入が起り
難く、ベースに相当する領域５は拡散によつて作
られるため上方ほど高濃度となり領域９に向つて
流れる電子（出力電流になるもの）に対し抑制電
界を作るため、ベース走行時間が長くなり高周波
特性が悪くなり高速動作ができないこと、またコ
レクタに相当する領域６は面積が小さいために収
集効率も悪い欠点がある。
本発明は上記欠点を除去し、高効率及び高速動
作のロジツク用回路素子を提供するものである。
作のロジツク用回路素子を提供するものである。
本発明のロジツク用回路素子は、第１伝導型の
第１領域を有する半導体基板の該第１領域上に第
２伝導型埋込領域を設け、前記半導体基板上に第
１伝導型エピタキシヤル層を設け、該層表面から
前記埋込領域に達する第２伝導型第２領域を設け
て前記エピタキシヤル層を少くとも二つの領域に
分割し、前記分割された一方の領域に第２伝導型
の第３領域を前記埋込領域に対向して設け、前記
分割された他方の領域に少くとも一つのシヨツト
キー・バリア・ダイオードを設け、前記第１領域
を共通電位、第２領域を入力電極、第３領域を電
源電極、シヨツトキー・バリア・ダイオードの金
属側を出力電極とすることを特徴とする。
第１領域を有する半導体基板の該第１領域上に第
２伝導型埋込領域を設け、前記半導体基板上に第
１伝導型エピタキシヤル層を設け、該層表面から
前記埋込領域に達する第２伝導型第２領域を設け
て前記エピタキシヤル層を少くとも二つの領域に
分割し、前記分割された一方の領域に第２伝導型
の第３領域を前記埋込領域に対向して設け、前記
分割された他方の領域に少くとも一つのシヨツト
キー・バリア・ダイオードを設け、前記第１領域
を共通電位、第２領域を入力電極、第３領域を電
源電極、シヨツトキー・バリア・ダイオードの金
属側を出力電極とすることを特徴とする。
本発明を実施例により説明する。
第３図は本発明のロジツク用回路素子の１実施
例の断面、斜視図、第４図は第３図のロジツク用
回路素子の等価回路図である。
例の断面、斜視図、第４図は第３図のロジツク用
回路素子の等価回路図である。
図において、２１はN+型半導体基板、２２は
P+型埋込領域２３，２４はN-型エピタキシヤル
層、２５はP+型分離領域、２６はP+型領域（イ
ンジエクタ）２７は領域２４と金属との接合によ
つて生ずるシヨツトキー・バリア・ダイオード
（以下SBDと略す）である。
P+型埋込領域２３，２４はN-型エピタキシヤル
層、２５はP+型分離領域、２６はP+型領域（イ
ンジエクタ）２７は領域２４と金属との接合によ
つて生ずるシヨツトキー・バリア・ダイオード
（以下SBDと略す）である。
領域２６を電源に、基板２１を接地にそれぞれ
接続すると、領域２６と領域２３との間の接合が
順方向となり領域２６から注入された正孔の大部
分は領域２２の左半分に達し、領域２６をエミツ
タ、領域２３をベース、領域２２をコレクタとす
る縦型PNPトランジスタが動作する。一方、領域
２５に接続された入力端子２８が開放（ハイレベ
ルに当る）のときは、上記の領域２２に達した正
孔のためかかる領域全体の電位が上昇し、領域２
２，２１の接合部のしきい値電圧（0.5〜0.7V）
を超えると領域２１から領域２２に電子の注入が
起り、正孔を中和する。領域２２に注入された電
子の大部分は領域２４へ達し、SBD２７を介して
出力端子２９に現われる。即ち領域２１をエミツ
タ領域２２をベース、領域２４をコレクタとする
NPNトランジスタが導通する。
接続すると、領域２６と領域２３との間の接合が
順方向となり領域２６から注入された正孔の大部
分は領域２２の左半分に達し、領域２６をエミツ
タ、領域２３をベース、領域２２をコレクタとす
る縦型PNPトランジスタが動作する。一方、領域
２５に接続された入力端子２８が開放（ハイレベ
ルに当る）のときは、上記の領域２２に達した正
孔のためかかる領域全体の電位が上昇し、領域２
２，２１の接合部のしきい値電圧（0.5〜0.7V）
を超えると領域２１から領域２２に電子の注入が
起り、正孔を中和する。領域２２に注入された電
子の大部分は領域２４へ達し、SBD２７を介して
出力端子２９に現われる。即ち領域２１をエミツ
タ領域２２をベース、領域２４をコレクタとする
NPNトランジスタが導通する。
一方、入力端子２８がしきい値電圧より低い場
合は領域２２に注入された正孔はすべて入力端子
２８を介して接地へ流れ等価NPNトランジスタ
は非導通となる。
合は領域２２に注入された正孔はすべて入力端子
２８を介して接地へ流れ等価NPNトランジスタ
は非導通となる。
上記構造にしたことにより多くの利点が得られ
る。第１に領域２２，２４，２６をそれぞれコレ
クタ、ベース、エミツタとする等価トランジスタ
が縦型PNPトランジスタであるため、従来の横型
に比べｈFEやｆTが数桁良い点であり、これは低
電力化に対し極めて効果的である。第２に領域２
１，２２，２４をそれぞれエミツタ、ベース、コ
レクタとする等価NPNトランジスタの濃度分が
通常のNPNトランジスタに近く、従来の逆トラ
ンジスタ型より１〜２桁良いｈFEやｆTが得られ
る点である。即ちエミツタに相当する基板２１が
極めて高濃度であるため電子の注入効率が高く、
ベースに相当する領域２２は高濃度ではあるが基
板２１よりは低濃度であるため、かかる方向への
拡散（埋込拡散）は無視でき、コレクタに相当す
るエピタキシヤル層２４の方向には誤差関数状に
拡散するためこの部分を通過する電子に対し加速
電界を生じ、ベース走行時間が短くなり、ｆTが
上り、高周波特性が向上し、従つて高速動作が可
能になる。また、領域２４はエピタキシヤル層で
あるから等性が良い。更にまた、従来のI2Lに比
しコレクタに相当する領域の面積が大きくなり効
率が良くなる。更にまた、エピタキシヤル層と金
属（アルミニウムあるいは他の金属）とにより
SBD２７が作られるが、コレクタに直列にSBD２
７を入れることにより論理振幅（ハイレベルとロ
ーレベルの差）を0.5V程度小さくできるため速
度が向上する。
る。第１に領域２２，２４，２６をそれぞれコレ
クタ、ベース、エミツタとする等価トランジスタ
が縦型PNPトランジスタであるため、従来の横型
に比べｈFEやｆTが数桁良い点であり、これは低
電力化に対し極めて効果的である。第２に領域２
１，２２，２４をそれぞれエミツタ、ベース、コ
レクタとする等価NPNトランジスタの濃度分が
通常のNPNトランジスタに近く、従来の逆トラ
ンジスタ型より１〜２桁良いｈFEやｆTが得られ
る点である。即ちエミツタに相当する基板２１が
極めて高濃度であるため電子の注入効率が高く、
ベースに相当する領域２２は高濃度ではあるが基
板２１よりは低濃度であるため、かかる方向への
拡散（埋込拡散）は無視でき、コレクタに相当す
るエピタキシヤル層２４の方向には誤差関数状に
拡散するためこの部分を通過する電子に対し加速
電界を生じ、ベース走行時間が短くなり、ｆTが
上り、高周波特性が向上し、従つて高速動作が可
能になる。また、領域２４はエピタキシヤル層で
あるから等性が良い。更にまた、従来のI2Lに比
しコレクタに相当する領域の面積が大きくなり効
率が良くなる。更にまた、エピタキシヤル層と金
属（アルミニウムあるいは他の金属）とにより
SBD２７が作られるが、コレクタに直列にSBD２
７を入れることにより論理振幅（ハイレベルとロ
ーレベルの差）を0.5V程度小さくできるため速
度が向上する。
上記実施例はSBDを一つだけ設けた場合を示し
たが、SBDをいくつか作ることにより出力をいく
つも分離して取出せ、次段（図示せず）の入力で
ワイアード・オアが可能になるため僅かのペレツ
ト面積の増加でオア用のロジツクを略すことがで
きる効果が得られる。
たが、SBDをいくつか作ることにより出力をいく
つも分離して取出せ、次段（図示せず）の入力で
ワイアード・オアが可能になるため僅かのペレツ
ト面積の増加でオア用のロジツクを略すことがで
きる効果が得られる。
尚、従来のI2Lでは等価NPNトランジスタのコ
レクタが高濃度のためSBDが作れず上記のような
ことは簡単にはできない。（SBDを個別に作れば
可能であるがそのために余計にペレツト面積が必
要となつてしまう）。本発明のロジツク回路素子
の製造は従来のI2Lより１回マスク工程が増加す
るが、合計３回のマスク工程で高性能の素子がで
きるのでその効果は大きい。
レクタが高濃度のためSBDが作れず上記のような
ことは簡単にはできない。（SBDを個別に作れば
可能であるがそのために余計にペレツト面積が必
要となつてしまう）。本発明のロジツク回路素子
の製造は従来のI2Lより１回マスク工程が増加す
るが、合計３回のマスク工程で高性能の素子がで
きるのでその効果は大きい。
第５図は本発明のロジツク用回路素子の他の実
施例の断面図である。
施例の断面図である。
これはアナログ動作を含む集積回路上に構成さ
れたもので、ロジツク回路素子４１、NPNトラ
ンジスタ４２、PNPトランジスタ４３から成る。
れたもので、ロジツク回路素子４１、NPNトラ
ンジスタ４２、PNPトランジスタ４３から成る。
Ｐ型半導体基板４４にN+型埋込領域４５，４
６，４７とP+型埋込領域４８，４９，５０が形
成される。これと同時にN+型埋込領域４５，４
７の上にもP+型埋込領域５１，５２が形成され
る。この基板４４の上にＮ型エピタキシヤル層を
成長させ、P+型入力引出領域５３〜５６とP+型
分離領域５７〜５９とを拡散により同時に形成
し、Ｎ型エピタキシヤル層を領域６０〜６６に分
離する。次に、拡散によりP+型のインジエクタ
６７、ベース領域６８、エミツタ領域６９を同時
に形成する。N+型埋込領域４５の電極引出し領
域７０、チヤンネルストツパのためのN+型領域
７１、N+型エミツタ領域７２、コレクタ引出し
のためのN+型領域７３、ベース引出しのための
N+型領域７４を拡散により同時に形成する。こ
れらの従来の製法と同じ方法で製造することがで
き、新しい工程を追加する必要はない。従つて高
性能縦型PNPトランジスタを含むアナログ集積回
路の製造方法で作ることができ、デジタルとアナ
ログを単一チツプで実現する必要のある場合に極
めて有効である。
６，４７とP+型埋込領域４８，４９，５０が形
成される。これと同時にN+型埋込領域４５，４
７の上にもP+型埋込領域５１，５２が形成され
る。この基板４４の上にＮ型エピタキシヤル層を
成長させ、P+型入力引出領域５３〜５６とP+型
分離領域５７〜５９とを拡散により同時に形成
し、Ｎ型エピタキシヤル層を領域６０〜６６に分
離する。次に、拡散によりP+型のインジエクタ
６７、ベース領域６８、エミツタ領域６９を同時
に形成する。N+型埋込領域４５の電極引出し領
域７０、チヤンネルストツパのためのN+型領域
７１、N+型エミツタ領域７２、コレクタ引出し
のためのN+型領域７３、ベース引出しのための
N+型領域７４を拡散により同時に形成する。こ
れらの従来の製法と同じ方法で製造することがで
き、新しい工程を追加する必要はない。従つて高
性能縦型PNPトランジスタを含むアナログ集積回
路の製造方法で作ることができ、デジタルとアナ
ログを単一チツプで実現する必要のある場合に極
めて有効である。
また、従来、縦型PNPトランジスタを含む製造
方法を用いない場合と比較してもP+型埋込領域
形成用のマスク工程を１回増すことで本発明によ
るロジツク回路素子とPNPトランジスタを得るこ
とができ絶縁酸化時間を大幅に短縮できるため、
P+型埋込領域形成用マスク工程の追加によるデ
メリツトに比し、その効果は極めて大きい。
方法を用いない場合と比較してもP+型埋込領域
形成用のマスク工程を１回増すことで本発明によ
るロジツク回路素子とPNPトランジスタを得るこ
とができ絶縁酸化時間を大幅に短縮できるため、
P+型埋込領域形成用マスク工程の追加によるデ
メリツトに比し、その効果は極めて大きい。
第１図は従来の電流注入型ロジツク回路の１例
断面図、第２図は第１図の電流注入型ロジツク回
路の等価回路図、第３図は本発明のロジツク用回
路素子の１実施例の断面斜視図、第４図は第３図
の素子の等価回路図、第５図は本発明のロジツク
回路素子の他の実施例の断面図である。 １……Ｎ型半導体基板、２……Ｎ型エピタキシ
ヤル層、３……Ｐ型拡散層、４……Ｎ型領域、５
……Ｐ型領域、６……Ｎ型領域、７……電源、８
……入力端子、９……出力端子、２１……Ｎ型半
導体基板、２２……Ｐ型埋込領域、２３，２４…
…Ｎ型エピタキシヤル層、２５……Ｐ型分離領
域、２６……Ｐ型インジエクタ、２７……シヨツ
トキー・バリア・ダイオード、２８……入力端
子、２９……出力端子、３０……電源、４１……
ロジツク回路素子、４２……NPNトランジス
タ、４３……PNPトランジスタ、４４……Ｐ型半
導体基板、４５，４６，４７……Ｎ型埋込領域、
４８，４９，５０，５１，５２……Ｐ型埋込領
域、５３，５４，５５，５６……Ｐ型入力引出領
域、５７，５８，５９……Ｐ型分離領域、６０，
６１，６２，６３，６４，６５，６６……Ｎ型領
域、６７……Ｐ型インジエクタ、６８……Ｐ型ベ
ース領域、６９……Ｐ型エミツタ領域、７０，７
１，７３，７４……電極引出し領域、７２……Ｎ
型エミツタ領域、７５……シヨツトキー・バリ
ア・ダイオード。
断面図、第２図は第１図の電流注入型ロジツク回
路の等価回路図、第３図は本発明のロジツク用回
路素子の１実施例の断面斜視図、第４図は第３図
の素子の等価回路図、第５図は本発明のロジツク
回路素子の他の実施例の断面図である。 １……Ｎ型半導体基板、２……Ｎ型エピタキシ
ヤル層、３……Ｐ型拡散層、４……Ｎ型領域、５
……Ｐ型領域、６……Ｎ型領域、７……電源、８
……入力端子、９……出力端子、２１……Ｎ型半
導体基板、２２……Ｐ型埋込領域、２３，２４…
…Ｎ型エピタキシヤル層、２５……Ｐ型分離領
域、２６……Ｐ型インジエクタ、２７……シヨツ
トキー・バリア・ダイオード、２８……入力端
子、２９……出力端子、３０……電源、４１……
ロジツク回路素子、４２……NPNトランジス
タ、４３……PNPトランジスタ、４４……Ｐ型半
導体基板、４５，４６，４７……Ｎ型埋込領域、
４８，４９，５０，５１，５２……Ｐ型埋込領
域、５３，５４，５５，５６……Ｐ型入力引出領
域、５７，５８，５９……Ｐ型分離領域、６０，
６１，６２，６３，６４，６５，６６……Ｎ型領
域、６７……Ｐ型インジエクタ、６８……Ｐ型ベ
ース領域、６９……Ｐ型エミツタ領域、７０，７
１，７３，７４……電極引出し領域、７２……Ｎ
型エミツタ領域、７５……シヨツトキー・バリ
ア・ダイオード。
Claims (1)
- １ 第１の不純物濃度を有する一導電型の第１の
領域上に、前記第１の不純物濃度より低濃度の第
２の不純物濃度を有する他の導電型の第２の領域
を設け、該第２の領域上に前記一導電型で前記第
２の不純物濃度より低濃度の半導体層を設け、該
半導体層の表面から前記第２の領域に達する前記
他の導電型の第３の領域を設けて前記半導体層を
二つの領域に分割し、前記分割された一方の半導
体層で前記第２の領域上に前記他の導電型の第４
の領域を設け、前記分割された他方の半導体層に
シヨツトキー接触電極を設け、前記第１の領域か
ら共通端子、前記第３の領域から入力端子、前記
第４の領域から電源端子、前記シヨツトキー接触
電極から出力端子をそれぞれ引出したことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2360977A JPS53108786A (en) | 1977-03-04 | 1977-03-04 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2360977A JPS53108786A (en) | 1977-03-04 | 1977-03-04 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53108786A JPS53108786A (en) | 1978-09-21 |
| JPS6216026B2 true JPS6216026B2 (ja) | 1987-04-10 |
Family
ID=12115344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2360977A Granted JPS53108786A (en) | 1977-03-04 | 1977-03-04 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS53108786A (ja) |
-
1977
- 1977-03-04 JP JP2360977A patent/JPS53108786A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53108786A (en) | 1978-09-21 |
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