JPS621270A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS621270A JPS621270A JP61067834A JP6783486A JPS621270A JP S621270 A JPS621270 A JP S621270A JP 61067834 A JP61067834 A JP 61067834A JP 6783486 A JP6783486 A JP 6783486A JP S621270 A JPS621270 A JP S621270A
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- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は半導体装置とその製造方法、特に、ヘテロ接
合を有するバイポーラトランジスタ等の半導体装置とそ
の製造方法に関する０ 〈従来の技術〉 従来の半導体装置はｐｎホモ接合あるいはり。
合を有するバイポーラトランジスタ等の半導体装置とそ
の製造方法に関する０ 〈従来の技術〉 従来の半導体装置はｐｎホモ接合あるいはり。
ットキ接合等の接合を利用するか、ＭＯ８構造を利用し
たものであるｏ ｐｒｌホモ接合を利用する半導体装置
の代表的なものはバイポーラトランジスタであシ、他方
、ユニポーラトランジスタである電界効果トランジスタ
（以下、ＰＥＴと略記する）は、そのゲート構造として
ｐｎホモ接合、りｗットキ接合あるいはＭＯ８構造のい
ずれかを用いたものである。
たものであるｏ ｐｒｌホモ接合を利用する半導体装置
の代表的なものはバイポーラトランジスタであシ、他方
、ユニポーラトランジスタである電界効果トランジスタ
（以下、ＰＥＴと略記する）は、そのゲート構造として
ｐｎホモ接合、りｗットキ接合あるいはＭＯ８構造のい
ずれかを用いたものである。
ユニポーラトランジスタはその高周波特性の改狼し＋±
ｖｒｈ’−トの咎釧４ＹＫ上。てなされ、バイポーラト
ランジスタはベースを薄くすることによシなされるが、
いずれの場合にも性能劣化の原因となる寄生抵抗、寄生
容量を低減することが１要である。特に、ユニポーラト
ランジスタではソース・ゲート間、ドレイン・ゲート間
抵抗を小さくすること、また、バイポーラトランジスタ
ではベース抵抗およびエミッタ・ベース間容量の低減を
図ることが大切である〇 一部、これらのトランジスタを構成要素として集積化し
た半導体装置いわゆる集積回路を高速化する場合、ユニ
ボー２トランジスタは消費電力が少い利点はあるものの
負荷を駆動する力（ドライブ能力）がバイポーラトラン
ジスタに劣るため、もっばらバイポーラトランジスタが
使用される０バイポーラトランジスタを作る半導体はシ
リコン（以下、Ｓｉと略記する）が一般的であるが、“
その高周波性能を表す力、トオフ周波数（以下、ｆτと
略記する）は１５〜ｚｏ（ＧＨｚ）が限界゛であるＯ〈
発明が解決しようとする問題点〉 そこで近年、電子の移動度が８ｉのそれに比べて３〜５
倍も速いＧａＡｓ等の化合物半導体を用いた電界効果ト
ランジスタ（以下、ＧａＡｓＦＥＴと略記する）を構成
要素とする集積回路の研究が活発に行なわれている０ ＧａＡｓＦＥＴは微細化することによシｆｒが向上する
。しかしながら、負荷の小さな集積度の低い集積回路で
は、ｆｒが高くなる利点はあるものの、集積度が高くな
るｋつれ、ＰＥＴの小さなドライブ能力のゆえに高速化
が困難になるのではないかと言われており、よシ駆動能
力の大きなトランジスタの開発が望まれるに至りている
。従って、本質的１１Ｃ＊ｍ能力の大きなバイポーラト
ランジスタのｆｒの向上が図られなければならない。
ｖｒｈ’−トの咎釧４ＹＫ上。てなされ、バイポーラト
ランジスタはベースを薄くすることによシなされるが、
いずれの場合にも性能劣化の原因となる寄生抵抗、寄生
容量を低減することが１要である。特に、ユニポーラト
ランジスタではソース・ゲート間、ドレイン・ゲート間
抵抗を小さくすること、また、バイポーラトランジスタ
ではベース抵抗およびエミッタ・ベース間容量の低減を
図ることが大切である〇 一部、これらのトランジスタを構成要素として集積化し
た半導体装置いわゆる集積回路を高速化する場合、ユニ
ボー２トランジスタは消費電力が少い利点はあるものの
負荷を駆動する力（ドライブ能力）がバイポーラトラン
ジスタに劣るため、もっばらバイポーラトランジスタが
使用される０バイポーラトランジスタを作る半導体はシ
リコン（以下、Ｓｉと略記する）が一般的であるが、“
その高周波性能を表す力、トオフ周波数（以下、ｆτと
略記する）は１５〜ｚｏ（ＧＨｚ）が限界゛であるＯ〈
発明が解決しようとする問題点〉 そこで近年、電子の移動度が８ｉのそれに比べて３〜５
倍も速いＧａＡｓ等の化合物半導体を用いた電界効果ト
ランジスタ（以下、ＧａＡｓＦＥＴと略記する）を構成
要素とする集積回路の研究が活発に行なわれている０ ＧａＡｓＦＥＴは微細化することによシｆｒが向上する
。しかしながら、負荷の小さな集積度の低い集積回路で
は、ｆｒが高くなる利点はあるものの、集積度が高くな
るｋつれ、ＰＥＴの小さなドライブ能力のゆえに高速化
が困難になるのではないかと言われており、よシ駆動能
力の大きなトランジスタの開発が望まれるに至りている
。従って、本質的１１Ｃ＊ｍ能力の大きなバイポーラト
ランジスタのｆｒの向上が図られなければならない。
本発明の目的はｓｆＴが高くかつ集積化するに適したバ
イボー２ト２ンジスタの提供とともＫ。
イボー２ト２ンジスタの提供とともＫ。
その製造方法を提供することにある。
く問題点を解決するための手段〉
この発明に係る半導体装置は、一導電型の第１の半導体
層と、該第１の半導体層を構成する半導体よりバンドギ
ャップが小さい半導体から構成され、前記第１の半導体
層上に形成されて該第１の半導体層とヘテロ接合を形成
する他の導電型の第２の半導体層と、該第２の半導体層
と同じ半導体から構成され、該第２の半導体層上に形成
されて該第２の半導体層とｐｎ接合を形成する前記一導
電型の第３の半導体層とを備え、前記第２の半導体層と
接する前記第１の半導体層の少くなくとも一部が半絶縁
性半導体になっていることを特徴とする。
層と、該第１の半導体層を構成する半導体よりバンドギ
ャップが小さい半導体から構成され、前記第１の半導体
層上に形成されて該第１の半導体層とヘテロ接合を形成
する他の導電型の第２の半導体層と、該第２の半導体層
と同じ半導体から構成され、該第２の半導体層上に形成
されて該第２の半導体層とｐｎ接合を形成する前記一導
電型の第３の半導体層とを備え、前記第２の半導体層と
接する前記第１の半導体層の少くなくとも一部が半絶縁
性半導体になっていることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、一導
電型の第１の半導体層上Ｋ［ｉｆ第１の半導体層を構成
する半導体よシもバンドギャップが小さい半導体から成
る他の導電型の第２の半部体層および該第２の半導体層
と同じ半導体から成る前ｄｄ一導電型の第３の半導体層
を順次成長させる工程と、前記第３の半導体層の表面か
ら該表面の一部を選択的に残して前記第２の半導体層を
通し前記第１の半導体層へ達するように不純物を導入す
る工程と、熱処理して前記不純物が導入された前記一導
電型の第３の半導体層電極の導電型に変換するとともに
前記不純物が導入された部分の前記第１の半導体層を半
絶縁性に改質する工程と、前記他の導電型に変換された
第３の半導体層上にベース電極を形成するとともに前記
一導電型を維持する第３の半導体層の一部上にコレクタ
電極を形成する工程と、を含むことを要旨としている〇
〈実施例〉 以下、この発明の実施例を図面を参照して説明する。
電型の第１の半導体層上Ｋ［ｉｆ第１の半導体層を構成
する半導体よシもバンドギャップが小さい半導体から成
る他の導電型の第２の半部体層および該第２の半導体層
と同じ半導体から成る前ｄｄ一導電型の第３の半導体層
を順次成長させる工程と、前記第３の半導体層の表面か
ら該表面の一部を選択的に残して前記第２の半導体層を
通し前記第１の半導体層へ達するように不純物を導入す
る工程と、熱処理して前記不純物が導入された前記一導
電型の第３の半導体層電極の導電型に変換するとともに
前記不純物が導入された部分の前記第１の半導体層を半
絶縁性に改質する工程と、前記他の導電型に変換された
第３の半導体層上にベース電極を形成するとともに前記
一導電型を維持する第３の半導体層の一部上にコレクタ
電極を形成する工程と、を含むことを要旨としている〇
〈実施例〉 以下、この発明の実施例を図面を参照して説明する。
第１図（ａ）〜（ｅ）はこの発明の第１実施例にかかる
半導体装置を製造工程順に示した断面図である。
半導体装置を製造工程順に示した断面図である。
まず、製造方法を説明すると、＃Ｅ１図に示すように、
ｎ型砒化ガリクム（以下、ＧａＡｓと略記する）層（第
１の半導体層）（１）上に、ｐ ｍ ｙＡ−マニクム（
以下、Ｇｅと略記する）層（第２の半導体層）（２）と
ｎ型Ｇｅ層（第３の半導体層）（３）とを分子線エビタ
キンヤル技術等で順次積層して形成する０ 次に、第１図（ｂ）に示すように、ｐ’１ｌＧｅ層（２
）（３）を台形形状に成形する。
ｎ型砒化ガリクム（以下、ＧａＡｓと略記する）層（第
１の半導体層）（１）上に、ｐ ｍ ｙＡ−マニクム（
以下、Ｇｅと略記する）層（第２の半導体層）（２）と
ｎ型Ｇｅ層（第３の半導体層）（３）とを分子線エビタ
キンヤル技術等で順次積層して形成する０ 次に、第１図（ｂ）に示すように、ｐ’１ｌＧｅ層（２
）（３）を台形形状に成形する。
続いて、第１図（Ｃ）に示すように、残されたｎ型ＩＧ
ｅ層（３）の一部表面をイオン法人マスク（図示せず）
で榎った後、ｎ型Ｇｅ層（３）をｐ盤に変え得る不純物
例えばホウ素（以下、Ｂと略記する）をイオン注入法で
選択的に注入する０注入に際しては、Ｇｅ層（２）の下
のＧａＡｓ層（１）にもＢが到達するように注入エネル
ギを決定する。この結果、Ｂが注入されたｎｆｉＧａＡ
ｓ層部分（６）、 Ｂが注入されたｐ型Ｇｅ層部分（５
）、およびＢが注入されたｎ型Ｇｅ層部分（４）が形成
される。
ｅ層（３）の一部表面をイオン法人マスク（図示せず）
で榎った後、ｎ型Ｇｅ層（３）をｐ盤に変え得る不純物
例えばホウ素（以下、Ｂと略記する）をイオン注入法で
選択的に注入する０注入に際しては、Ｇｅ層（２）の下
のＧａＡｓ層（１）にもＢが到達するように注入エネル
ギを決定する。この結果、Ｂが注入されたｎｆｉＧａＡ
ｓ層部分（６）、 Ｂが注入されたｐ型Ｇｅ層部分（５
）、およびＢが注入されたｎ型Ｇｅ層部分（４）が形成
される。
次に、例えば４００〜６００ （”Ｏ）のある温度で３
０（ｍｉｎ）間の熱処理を行うと、第１図（ｄ）に示す
ように、注入され九Ｂが活性化し、Ｂ注入部分（４）は
ｐ型Ｇｅ層（７）に変換され、また、Ｂ注入部分（５）
はよシ高一度なｐ型Ｇｅ層（８）となる。一方、ｎｌｉ
ｊｊＧａＡｓ層（６）に注入され九Ｂは６００（’Ｏ）
以下の熱処理では活性化せず、また、Ｂの注入に際して
ｎｆｉＧａＡｓ層（１）中に導入された注入損傷がその
まま残るため、Ｂ注入部分（６）は半絶縁性のＧａＡｓ
（９）となる。したがって、ベース領域であるｐ型Ｇ
ｅ層（２）に接するｎ型Ｇ ａ Ａ ｓ層（１）の幅す
なわちエミツタ幅はこの半絶縁性となったＧａＡｓ（９
）Ｋよって決められる。
０（ｍｉｎ）間の熱処理を行うと、第１図（ｄ）に示す
ように、注入され九Ｂが活性化し、Ｂ注入部分（４）は
ｐ型Ｇｅ層（７）に変換され、また、Ｂ注入部分（５）
はよシ高一度なｐ型Ｇｅ層（８）となる。一方、ｎｌｉ
ｊｊＧａＡｓ層（６）に注入され九Ｂは６００（’Ｏ）
以下の熱処理では活性化せず、また、Ｂの注入に際して
ｎｆｉＧａＡｓ層（１）中に導入された注入損傷がその
まま残るため、Ｂ注入部分（６）は半絶縁性のＧａＡｓ
（９）となる。したがって、ベース領域であるｐ型Ｇ
ｅ層（２）に接するｎ型Ｇ ａ Ａ ｓ層（１）の幅す
なわちエミツタ幅はこの半絶縁性となったＧａＡｓ（９
）Ｋよって決められる。
この後、第３図（ｅ）に示すように、ｎ型Ｇｅ層（３）
上にコレクタ電極（１１を、ｐ戯Ｇｅ＃＠上にベース電
極（１）を、そして、ｎｆｉＧａＡｓ層（１）の裏面に
エミッタ電極ａａをそれぞれ設け、ヘテロ接合のベース
・エミッタ接合を呈するバイポーラトランジスタを得る
。
上にコレクタ電極（１１を、ｐ戯Ｇｅ＃＠上にベース電
極（１）を、そして、ｎｆｉＧａＡｓ層（１）の裏面に
エミッタ電極ａａをそれぞれ設け、ヘテロ接合のベース
・エミッタ接合を呈するバイポーラトランジスタを得る
。
このようにして製造されたパイポー２トランジスタは、
エミッタ領域を形成するｎｆｉＧａＡｓ層（１）のバン
ドギャップがベース領域を形成するｐｆｉＧｅ層（２）
のバンドギャップよりも広いため、伝導帯と価電子帯と
Ｋはそれぞれ接合面において不連続が生じている。した
がって、エミッタ領域（１）からベース領域（２）に注
入される電子はこの伝導帯の不連続なエネルギが初速度
に変換され、ベース領域（２）の走行時間が短くなり高
周波動作が改善されてｆｒを高くすることができる。−
刀、ベース領域（２）からエミッタ領域（１）に入るホ
ールに対しては、この価電子帯の不連続が障壁となりて
ホールの注入が阻止され、エミッタ領域での再結合が少
くなくなって高ｉ注入効率が得られる。
エミッタ領域を形成するｎｆｉＧａＡｓ層（１）のバン
ドギャップがベース領域を形成するｐｆｉＧｅ層（２）
のバンドギャップよりも広いため、伝導帯と価電子帯と
Ｋはそれぞれ接合面において不連続が生じている。した
がって、エミッタ領域（１）からベース領域（２）に注
入される電子はこの伝導帯の不連続なエネルギが初速度
に変換され、ベース領域（２）の走行時間が短くなり高
周波動作が改善されてｆｒを高くすることができる。−
刀、ベース領域（２）からエミッタ領域（１）に入るホ
ールに対しては、この価電子帯の不連続が障壁となりて
ホールの注入が阻止され、エミッタ領域での再結合が少
くなくなって高ｉ注入効率が得られる。
また、注入され九ＢはｐｆｉＧｅ層（２）をよりｐＷ化
（ｐ＋）するとともにＧａＡｓ層（１）を半絶縁化する
ため、ベース導出抵抗が小さくなり、また、ベース・ニ
オツタ接合面積がきわめて小さくなりてベース・工２．
タ関の寄生容量が小さくな夛、より一層の高速化が可能
となる。
（ｐ＋）するとともにＧａＡｓ層（１）を半絶縁化する
ため、ベース導出抵抗が小さくなり、また、ベース・ニ
オツタ接合面積がきわめて小さくなりてベース・工２．
タ関の寄生容量が小さくな夛、より一層の高速化が可能
となる。
さらに、このバイポーラトランジスタは、エミッタ電極
（ｌａがＧａＡｓ層（１）の裏面に設けられているため
、エミッタ接地形式で用いる時のエミッタインダクタン
スが小さくなシ、高周波特性の改善が図れる０ ８８２図（ａ）（ｂ）には、この発明のｇｚ実施例にか
かる半導体装置を示す。なお、前述した第１実施例と同
一の部分には同一の番号を付して説明を省略する。
（ｌａがＧａＡｓ層（１）の裏面に設けられているため
、エミッタ接地形式で用いる時のエミッタインダクタン
スが小さくなシ、高周波特性の改善が図れる０ ８８２図（ａ）（ｂ）には、この発明のｇｚ実施例にか
かる半導体装置を示す。なお、前述した第１実施例と同
一の部分には同一の番号を付して説明を省略する。
第２図（ａ） Ｋ示すように、Ｇｅ層（２）（３）を台
形形状に成形した後、ｎｍａｅ層（３）の一部のみなら
ずｎｆｉＧａＡｓ層（１）の一部をもイオン注入マスク
で榎ってＢを注入する。そして、この後、熱処理工程を
経て、＃ｆ２図（ｂ）に示すように、Ｂが注入されなか
ったｎ型ＧａＡａ層（１）の表面上にエミッタ電極（１
１）を設ける。
形形状に成形した後、ｎｍａｅ層（３）の一部のみなら
ずｎｆｉＧａＡｓ層（１）の一部をもイオン注入マスク
で榎ってＢを注入する。そして、この後、熱処理工程を
経て、＃ｆ２図（ｂ）に示すように、Ｂが注入されなか
ったｎ型ＧａＡａ層（１）の表面上にエミッタ電極（１
１）を設ける。
この第２実施例にかかるバイポーラトランジスタは、エ
ミッタ領域として作用する１つのｎ型ＧａＡｓ 層（
１）上に複数のベースおよびエミッタ領域を形成できる
。したがって、エミッタ結合論理回路をエミッタ配線な
しに形成でき、その高集積化が可能である。
ミッタ領域として作用する１つのｎ型ＧａＡｓ 層（
１）上に複数のベースおよびエミッタ領域を形成できる
。したがって、エミッタ結合論理回路をエミッタ配線な
しに形成でき、その高集積化が可能である。
第３図（ａ）〜第３図（ｅ）には、この発明の第３実施
例を示す。この第３実施例は、エミッタ結合論理集積回
路に適用したものである。
例を示す。この第３実施例は、エミッタ結合論理集積回
路に適用したものである。
第３図（ａ）において、６υは半絶縁性ＧａＡｓかも成
る基板であり、この基板ｒ３１上に、例えばキャリア濃
度が２Ｘ１０１８（ｃｍ ”）のｎ型ＧａＡｓ層（ｌ
ａｌの半導体層）０４を、次いで、例えばキャリア濃度
が５×１０１７〔ｃＩＩＬ−３〕テ厚さが０．１ （μ
ｍ ） ｆ）ｐｆｉＧｅ層（第２の半導体層）０３を、
さらに、例えばキャリア濃度がＩ Ｘ １０１６（ｃｌ
Ｌ＝３）で厚さが０．６（ａｍ）のｎｆｉＧａ層（第３
の半導体層）０４１を、分子線エピタキシャル技術等の
手法を用φて積層成長させる。ここで、ｎｆｉＧａＡｓ
層（至）とｐａｌｌＧｅ層（至）との間にヘテロ接合が
形成される。なお、後に明らかとなるが、ｎ型ＧａＡｓ
＃（至）は工ξ、りに、ｐ型Ｇｅ層（至）はベースに、
また、ｎ型Ｇｅ層（ロ）はコレクタに供せられる。
る基板であり、この基板ｒ３１上に、例えばキャリア濃
度が２Ｘ１０１８（ｃｍ ”）のｎ型ＧａＡｓ層（ｌ
ａｌの半導体層）０４を、次いで、例えばキャリア濃度
が５×１０１７〔ｃＩＩＬ−３〕テ厚さが０．１ （μ
ｍ ） ｆ）ｐｆｉＧｅ層（第２の半導体層）０３を、
さらに、例えばキャリア濃度がＩ Ｘ １０１６（ｃｌ
Ｌ＝３）で厚さが０．６（ａｍ）のｎｆｉＧａ層（第３
の半導体層）０４１を、分子線エピタキシャル技術等の
手法を用φて積層成長させる。ここで、ｎｆｉＧａＡｓ
層（至）とｐａｌｌＧｅ層（至）との間にヘテロ接合が
形成される。なお、後に明らかとなるが、ｎ型ＧａＡｓ
＃（至）は工ξ、りに、ｐ型Ｇｅ層（至）はベースに、
また、ｎ型Ｇｅ層（ロ）はコレクタに供せられる。
続いて、第３図（ｂ）に示すように、コレクタ電極を形
成すべき領域（至）をイオン注入マスクで覆って、Ｂを
イオン注入法によりｓｎ型Ｇｅｌ１ｉ（ロ）上からｐＷ
Ｇｅ ＩＷｉ＠を通してｎ型ＧａＡｓ層０）の表層に
達するように注入エネルギを選択して注入し、ホウ素注
入領域（至）を形成する。後述するように、エミ。
成すべき領域（至）をイオン注入マスクで覆って、Ｂを
イオン注入法によりｓｎ型Ｇｅｌ１ｉ（ロ）上からｐＷ
Ｇｅ ＩＷｉ＠を通してｎ型ＧａＡｓ層０）の表層に
達するように注入エネルギを選択して注入し、ホウ素注
入領域（至）を形成する。後述するように、エミ。
夕領域の幅および長さはコレクタ電極を形成すべき領域
（至）の形状の幅拳長さによシ決まるため、Ｂがｎ型Ｇ
ａ Ａ ｓ／１ｉ（２）Ｋも注入されることが特に重
要である。
（至）の形状の幅拳長さによシ決まるため、Ｂがｎ型Ｇ
ａ Ａ ｓ／１ｉ（２）Ｋも注入されることが特に重
要である。
次に、第３図（ｃ） Ｉｃ示すように、熱処理を施すこ
とによシ注入されたＢは活性化し、Ｂの注入されたｎ型
Ｇｅ層（ロ）は２塁に変えられ、また、Ｂの注入された
ｐ型Ｇｅ層（至）はより高磯度化されて、ホウ素注入層
（至）はベース引出し部領域０？）を形成する。
とによシ注入されたＢは活性化し、Ｂの注入されたｎ型
Ｇｅ層（ロ）は２塁に変えられ、また、Ｂの注入された
ｐ型Ｇｅ層（至）はより高磯度化されて、ホウ素注入層
（至）はベース引出し部領域０？）を形成する。
−万、Ｂが注入されたｎ戯ＧａＡｓ層（至）の部分は注
入損傷によシ半絶縁性化する。この半絶縁性化されたＧ
ａ Ａ ｓ層（至）は、６００（’０）以下の熱処理
温度ならば低抵抗化することは無く、エミッタ領域（至
）とベース引出し部領域（ロ）とを分離することにな、
６． なお、Ｇｅ 中に注入され九Ｂは４００”−６０
０〔υ〕の熱処理で活性化しうるので、熱処理温度とし
ては４００〜６００（’０）が選ばれる。
入損傷によシ半絶縁性化する。この半絶縁性化されたＧ
ａ Ａ ｓ層（至）は、６００（’０）以下の熱処理
温度ならば低抵抗化することは無く、エミッタ領域（至
）とベース引出し部領域（ロ）とを分離することにな、
６． なお、Ｇｅ 中に注入され九Ｂは４００”−６０
０〔υ〕の熱処理で活性化しうるので、熱処理温度とし
ては４００〜６００（’０）が選ばれる。
この後、第３図（ｄ）に示すように、コレクタ領域（至
）にはさまれたベース引出し部（ロ）の一部および半絶
縁性化されたＧａＡｓ／ｉ＠（至）の一部を除去し、ｎ
型Ｇ ａ Ａ ｓ層（２）が露出するように溝（至）を
形成する。この時、 ＃ＩＣ（Ｉの周Ｈには半絶縁性化
されたＧａＡｓ層−の一部を残し、エミッタ幅が溝（至
）により影響を受けないように注意しなけれとならない
。
）にはさまれたベース引出し部（ロ）の一部および半絶
縁性化されたＧａＡｓ／ｉ＠（至）の一部を除去し、ｎ
型Ｇ ａ Ａ ｓ層（２）が露出するように溝（至）を
形成する。この時、 ＃ＩＣ（Ｉの周Ｈには半絶縁性化
されたＧａＡｓ層−の一部を残し、エミッタ幅が溝（至
）により影響を受けないように注意しなけれとならない
。
次に、第３図１６） Ｋ示すように、溝（至）の底に露
出されたｎ型０ａＡｓ層（至）上にエミッタ電極（４Ｇ
を、この＃ｌ（至）の両側にある；レクタ領域（至）に
コレクタ電極（６）を、ベース引出し部領域（ロ）にベ
ース電極（４ｊ）を形成する。
出されたｎ型０ａＡｓ層（至）上にエミッタ電極（４Ｇ
を、この＃ｌ（至）の両側にある；レクタ領域（至）に
コレクタ電極（６）を、ベース引出し部領域（ロ）にベ
ース電極（４ｊ）を形成する。
このようにして製造されたバイポーラトランジスタは、
第５図に示すように、エミッタを共通とする２つのバイ
ポーラトランジスタとして表わされる０したがりて、エ
ミッタ結合論理回路をエミッタ配線を必要とすること無
く形成することができる。なお、その他＆Ｃ）いては、
前述した第１実施例と同様であシ、詳細は省略する。
第５図に示すように、エミッタを共通とする２つのバイ
ポーラトランジスタとして表わされる０したがりて、エ
ミッタ結合論理回路をエミッタ配線を必要とすること無
く形成することができる。なお、その他＆Ｃ）いては、
前述した第１実施例と同様であシ、詳細は省略する。
第４図（ａ）〜（由には、この発明の第４実施例を示す
。なお、前述した第３実施例と同一の部分には同一の番
号を付して説明を簡略する。
。なお、前述した第３実施例と同一の部分には同一の番
号を付して説明を簡略する。
まず、第４図（ａ）に示すように、半絶縁性のＧａＡｓ
から成る基板０η上に、ｎｇＧａＡｓＮ（至）とｐ型Ｇ
ｅ層（至）とｎＷＧｅ＃（至）とを順次積層して成長さ
せる。
から成る基板０η上に、ｎｇＧａＡｓＮ（至）とｐ型Ｇ
ｅ層（至）とｎＷＧｅ＃（至）とを順次積層して成長さ
せる。
そして、第４図（ｂ）に示すように、エミッタ電極を形
成すべき領域を含む領域（４・をはさんだ２つの；レク
タ電極を形成すべき領域四を除いた部分、すなわち、ベ
ース電極形成予定領域＠ｎＫＢをイオン注入法によ）ｎ
型Ｇ ａ Ａ ｓ層ＣＩＩＫ達するように注入する。
成すべき領域を含む領域（４・をはさんだ２つの；レク
タ電極を形成すべき領域四を除いた部分、すなわち、ベ
ース電極形成予定領域＠ｎＫＢをイオン注入法によ）ｎ
型Ｇ ａ Ａ ｓ層ＣＩＩＫ達するように注入する。
この後、第４図（Ｃ）に示すように、エミッタ電極を形
成すべき領域を含む領域−とコレクタ電極を形成すべき
領域（ハ）とベース電極を形成すべき領域（ロ）のコレ
クタ電極を形成すべき領域（ハ）に接した部分を除いて
、再度、基板ＣＩａｍ達するようＢを注入する◇そして
、Ｂを活性化するための熱処理を行い、ｎ型Ｇｅ層（至
）をｐ型に変えてベース引出し部（ロ）とする。一方、
Ｂの注入された部分の１ｌｌＧａＡｓ層Ｏａは半絶縁性
となシ、熱処理後においても半絶縁性の性質が維持され
る。
成すべき領域を含む領域−とコレクタ電極を形成すべき
領域（ハ）とベース電極を形成すべき領域（ロ）のコレ
クタ電極を形成すべき領域（ハ）に接した部分を除いて
、再度、基板ＣＩａｍ達するようＢを注入する◇そして
、Ｂを活性化するための熱処理を行い、ｎ型Ｇｅ層（至
）をｐ型に変えてベース引出し部（ロ）とする。一方、
Ｂの注入された部分の１ｌｌＧａＡｓ層Ｏａは半絶縁性
となシ、熱処理後においても半絶縁性の性質が維持され
る。
次に、エミッタ電極を形成すべき領域を含む領域（４ｆ
９において、コレクタ電極を形成すべき領域（ハ）の近
傍のみを除いてベース引出し部０７）および半絶縁化し
たＧ ａ Ａ ｓ層（至）を除去し、ｎ型ＧａＡｓｆｉ
（至）が露出するように半絶縁性Ｇ ａ Ａ ｓ層（８
）の一部によって画成されるｕＯＩを形成する。そして
、それぞれ、第４図（ｄ） Ｋ示すように、エミッタ電
＆（４Ｇ、ベース電極（９）およびコレクタ電極（υを
設ける。
９において、コレクタ電極を形成すべき領域（ハ）の近
傍のみを除いてベース引出し部０７）および半絶縁化し
たＧ ａ Ａ ｓ層（至）を除去し、ｎ型ＧａＡｓｆｉ
（至）が露出するように半絶縁性Ｇ ａ Ａ ｓ層（８
）の一部によって画成されるｕＯＩを形成する。そして
、それぞれ、第４図（ｄ） Ｋ示すように、エミッタ電
＆（４Ｇ、ベース電極（９）およびコレクタ電極（υを
設ける。
仁のように製造されるバイポー２トランジスタは、半絶
縁化されたＧａＡｓＮｊ＠が基板ｅｌｌ）に達するよう
に構成できるため、集積回路中のエミッタ結合論理回路
電極の回路素子から分離することができる。その他につ
いては、前述した第３実施例と同様であるため説明を省
略する。
縁化されたＧａＡｓＮｊ＠が基板ｅｌｌ）に達するよう
に構成できるため、集積回路中のエミッタ結合論理回路
電極の回路素子から分離することができる。その他につ
いては、前述した第３実施例と同様であるため説明を省
略する。
なお、ＧａＡｓの代シにリン化ガリウム等の化合物半導
体を、Ｇｅの代りに８ｉを用いることもできる。
体を、Ｇｅの代りに８ｉを用いることもできる。
特に−上記第４実施例のようにＢの注入によシｎ型Ｇａ
Ａｓを半絶縁性化し集積回路中のエミッタ結合論理回路
電極の回路素子から分離するような場合には、ＧａＡｓ
とＧｅの組合せを用いるよシもリン化ガリウム（以下Ｇ
ａｐと略記）とＳｉの組合せを用いる刀が有利となる。
Ａｓを半絶縁性化し集積回路中のエミッタ結合論理回路
電極の回路素子から分離するような場合には、ＧａＡｓ
とＧｅの組合せを用いるよシもリン化ガリウム（以下Ｇ
ａｐと略記）とＳｉの組合せを用いる刀が有利となる。
すなわち、第６図はｐ型８ｉとｎ型Ｇａｐとのヘテロ接
合における順方向電圧対電流密度特性曲線１０１とＢ注
入よＦ）ｎ型Ｇａｐを半絶縁化した場合の順方向電圧対
電流特性曲線１０１とを示しておシ、第７図はｐｆｉＧ
ｅとｎ型ＧａＡ ｓとヘテロ接合における順方向電圧対
電流密度曲線２００とＢ注入よシｎ型ＧａＡｓを半絶縁
化した場合の特性曲線２０１とを示している。
合における順方向電圧対電流密度特性曲線１０１とＢ注
入よＦ）ｎ型Ｇａｐを半絶縁化した場合の順方向電圧対
電流特性曲線１０１とを示しておシ、第７図はｐｆｉＧ
ｅとｎ型ＧａＡ ｓとヘテロ接合における順方向電圧対
電流密度曲線２００とＢ注入よシｎ型ＧａＡｓを半絶縁
化した場合の特性曲線２０１とを示している。
この対比から明白なように、 ｐ型８４とｎｇＧａｐの
組合せの方がＢの注入によシ４桁以上も電流を減じるこ
とが可能であル累子間分離に対して有利となる。第８図
はＢ注入を行なわない場合と行なった場合の電流密度の
比を８１とＧａｐの組合せ（曲線３００）およびＧｅと
ＧａＡｓの組合せ（曲線３０１）のそれぞれに対して示
したものである０素子間分離を図る場合には８ｉとＧａ
ｐの組合せの刀がＢのイオン注入により素子間分離に対
して有利であることがこの図からよル明白となる０この
発明は、対を成す２つのトランジスタを単位として構成
するものに限定されず、単一のトランジスタを単位とし
て構成するものにも適用できることは言うまでも無い０ 〈発明の効果〉 以上説明してきたように、この発明にかかる半導体装置
によれば、不純物の注入によりてベースを構成する半導
体層が高濃度化されて低抵抗化するとともに、ベース・
エミッタ接合を形成する半導体層の一部が半絶縁性化し
て寄生容量が低減するため、高周波性能の向上が図れ、
また、エミ。
組合せの方がＢの注入によシ４桁以上も電流を減じるこ
とが可能であル累子間分離に対して有利となる。第８図
はＢ注入を行なわない場合と行なった場合の電流密度の
比を８１とＧａｐの組合せ（曲線３００）およびＧｅと
ＧａＡｓの組合せ（曲線３０１）のそれぞれに対して示
したものである０素子間分離を図る場合には８ｉとＧａ
ｐの組合せの刀がＢのイオン注入により素子間分離に対
して有利であることがこの図からよル明白となる０この
発明は、対を成す２つのトランジスタを単位として構成
するものに限定されず、単一のトランジスタを単位とし
て構成するものにも適用できることは言うまでも無い０ 〈発明の効果〉 以上説明してきたように、この発明にかかる半導体装置
によれば、不純物の注入によりてベースを構成する半導
体層が高濃度化されて低抵抗化するとともに、ベース・
エミッタ接合を形成する半導体層の一部が半絶縁性化し
て寄生容量が低減するため、高周波性能の向上が図れ、
また、エミ。
り幅をセル７アライン的にコレクタ領域と同じ大きさで
形成する仁とができる。
形成する仁とができる。
さらに、上述した実施例では、エミッタ結合論理回路を
高集積度で集積回路化することも可能である。
高集積度で集積回路化することも可能である。
第１図（ａ）〜（ｅ）はこの発明の第１実施例にかかる
半導体装置を製造工程順に示した断面図、第２図（ａ）
（ｂ）は仁の発明の第２実施例にかかる半導体装置を製
造工程順に示した断面図、第３図（ａ）〜（ｅ）はこの
発明の第３実施例にかかる半導体装置を製造工程順に示
した断面図、第４図（ａ）〜μ）はこの発−の８４実施
例にかかる半導体装置を製造工程順に示した断面図、第
５図は第３図および第４図におけるデバイスの等価回路
図、第６図は８ｉとＧａｐとのヘテロ接合に対しＢ注入
を行なう前と行な−）先後の順方向電圧対電流密度を示
すグラフ、第７図はＧｅとＧ ａ Ａ ｓとのヘテロ接
合に対−しＢ注入を行なう前と行なった後の順方向電圧
対電流密度を示すグラフ、第８図はＢ注入前後の電流比
をＳｉとＧａｐの組合せおよびＧｅとＧａＡｓの組合せ
に対してそれぞれ示したグラフである。 第 １ 図 長 ２ 図 第 ３ 図′ Ｅ 第 ５ 図 １＠ 型 型７ ＜ ／Ｅ （Ｖ）ｖｔｂ図 Ｉ噴力向電７ｆｔＶ） ／￥ ７１！Ｉ 】１１胃−ｆｊ向電ｇＶｆ（Ｖ） ＄ ８ 図
半導体装置を製造工程順に示した断面図、第２図（ａ）
（ｂ）は仁の発明の第２実施例にかかる半導体装置を製
造工程順に示した断面図、第３図（ａ）〜（ｅ）はこの
発明の第３実施例にかかる半導体装置を製造工程順に示
した断面図、第４図（ａ）〜μ）はこの発−の８４実施
例にかかる半導体装置を製造工程順に示した断面図、第
５図は第３図および第４図におけるデバイスの等価回路
図、第６図は８ｉとＧａｐとのヘテロ接合に対しＢ注入
を行なう前と行な−）先後の順方向電圧対電流密度を示
すグラフ、第７図はＧｅとＧ ａ Ａ ｓとのヘテロ接
合に対−しＢ注入を行なう前と行なった後の順方向電圧
対電流密度を示すグラフ、第８図はＢ注入前後の電流比
をＳｉとＧａｐの組合せおよびＧｅとＧａＡｓの組合せ
に対してそれぞれ示したグラフである。 第 １ 図 長 ２ 図 第 ３ 図′ Ｅ 第 ５ 図 １＠ 型 型７ ＜ ／Ｅ （Ｖ）ｖｔｂ図 Ｉ噴力向電７ｆｔＶ） ／￥ ７１！Ｉ 】１１胃−ｆｊ向電ｇＶｆ（Ｖ） ＄ ８ 図
Claims (10)
- （１）一導電型の第１の半導体層と、該第１の半導体層
を構成する半導体よりバンドギャップが小さい半導体か
ら構成され、前記第１の半導体層上に形成されて該第１
の半導体層とヘテロ接合を形成する他の導電型の第２の
半導体層と、該第２の半導体層とｐｎ接合を形成する前
記一導電型の第３の半導体層とを備え、前記第２の半導
体層と接する前記第１の半導体層の一部が半絶縁性化さ
れていることを特徴とする半導体装置。 - （２）前記ヘテロ接合と前記ｐｎ接合とが前記各半導体
層の積層方向に一直線状に配置されていることを特徴と
する特許請求の範囲第（１）項記載の半導体装置。 - （３）前記第１の半導体層がｎ型砒化ガリウムで構成さ
れ、前記第２の半導体層がｐ型ゲルマニウムで構成され
、かつ前記第３の半導体層がｎ型ゲルマニウムで構成さ
れていることを特徴とする特許請求の範囲第（１）項記
載の半導体装置。 - （４）前記第１の半導体層がｎ型リン化ガリウムで構成
され前記第２の半導体層がｐ型シリコンで構成され、か
つ前記第３の半導体層がｎ型シリコンで構成されている
ことを特徴とする特許請求の範囲第（１）項記載の半導
体装置。 - （５）前記第２の半導体層は前記第１の半導体層の所定
部を露出させる溝が形成され、前記第１の半導体層の所
定部上にエミッタ電極が、前記第２の半導体層上にベー
ス電極が、また、前記第３の半導体層上にコレクタ電極
が設けられていることを特徴とする特許請求の範囲第（
１）項記載の半導体装置。 - （６）前記第２の半導体層は前記第１の半導体層の所定
部の少くとも両側で該第１の半導体層とヘテロ接合を形
成し、前記第３の半導体層は前記第１の半導体層の所定
部の少なくとも両側で前記ヘテロ接合に対応して前記第
２の半導体層と、ｐｎ接合を形成し、かつ、前記第１の
半導体層の１つの所定部に設けられた１つのエミッタ電
極に対して該エミッタ電極の少くなくとも両側に前記ヘ
テロ接合とｐｎ接合とに対応させて、前記第２の半導体
層上に少くなくとも２つのベース電極を、また、前記第
３の半導体層上にベース電極と同数のコレクタ電極を設
けたことを特徴とする特許請求の範囲第（５）項記載の
半導体装置。 - （７）一導電型の第１の半導体層上に該第１の半導体層
を構成する半導体よりもバンドギャップが小さい半導体
から成る他の導電型の第２の半導体層を形成する工程と
、該第２の半導体層上に前記一導電型の第３の半導体層
を形成する工程と、前記第３の半導体層の表面から該表
面の一部を残し前記第２の半導体層を通して前記第１の
半導体層へ達するように不純物を導入する工程と、前記
不純物が導入された前記一導電型の第３の半導体層を他
の導電型に変換するとともに前記不純物が導入された前
記第１の半導体層を半絶縁性に改質する工程と、前記他
の導電型に変換された第３の半導体層上に第１の電極を
形成するとともに前記一導電型を維持した第３の半導体
層の一部上に第２の電極を形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - （８）前記不純物を導入する前に、前記第２および第３
の半導体層を台形状に成形して前記第１の半導体層の一
部を露出し、前記不純物を前記第３の半導体層の一部お
よび前記第２の半導体層の一部以外にも導入することを
特徴とする特許請求の範囲第（７）項記載の半導体装置
の製造方法。 - （９）前記第３の半導体層の前記一部は互に離間するよ
う設定された複数の領域であり、前記熱処理を施した後
に、前記第１の半導体層の前記複数の領域間およびその
下の前記第２の半導体層と前記半絶縁性に改質された半
導体とを除去して前記第１の半導体層を露出し、該露出
した第１の半導体層上に第３の電極を形成することを特
徴とする特許請求の範囲第（７）項記載の半導体装置の
製造方法。 - （１０）前記第１および第３の半導体層がｎ型半導体、
前記第２の半導体層がｐ型半導体から成り、前記不純物
がホウ素であることを特徴とする特許請求の範囲第（７
）項記載の半導体装置の製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60-59957 | 1985-03-25 | ||
| JP5995785 | 1985-03-25 | ||
| JP5995885 | 1985-03-25 | ||
| JP60-59958 | 1985-03-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS621270A true JPS621270A (ja) | 1987-01-07 |
| JP2553510B2 JP2553510B2 (ja) | 1996-11-13 |
Family
ID=26401021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61067834A Expired - Fee Related JP2553510B2 (ja) | 1985-03-25 | 1986-03-25 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4823174A (ja) |
| EP (1) | EP0197424B1 (ja) |
| JP (1) | JP2553510B2 (ja) |
| DE (1) | DE3688516T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316296B1 (en) | 1999-05-28 | 2001-11-13 | Agency Of Industrial Science & Technology, Ministry Of International Trade & Industry | Field-effect transistor and method of manufacturing same |
| US6423578B2 (en) | 2000-01-28 | 2002-07-23 | National Institute Of Advanced Industrial Science And Technology | Field-effect transistor and manufacture thereof |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4872040A (en) * | 1987-04-23 | 1989-10-03 | International Business Machines Corporation | Self-aligned heterojunction transistor |
| US4970578A (en) * | 1987-05-01 | 1990-11-13 | Raytheon Company | Selective backside plating of GaAs monolithic microwave integrated circuits |
| US5939738A (en) * | 1995-10-25 | 1999-08-17 | Texas Instruments Incorporated | Low base-resistance bipolar transistor |
| KR100332106B1 (ko) * | 1999-06-29 | 2002-04-10 | 박종섭 | 반도체 소자의 트랜지스터 제조 방법 |
| US7359888B2 (en) * | 2003-01-31 | 2008-04-15 | Hewlett-Packard Development Company, L.P. | Molecular-junction-nanowire-crossbar-based neural network |
| WO2007008579A2 (en) * | 2005-07-08 | 2007-01-18 | Zmos Technology, Inc. | Source transistor configurations and control methods |
| US8894504B1 (en) * | 2013-01-16 | 2014-11-25 | Stacy Keisler | Golf putting training device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU7731575A (en) * | 1974-01-18 | 1976-07-15 | Nat Patent Dev Corp | Heterojunction devices |
| US4380774A (en) * | 1980-12-19 | 1983-04-19 | The United States Of America As Represented By The Secretary Of The Navy | High-performance bipolar microwave transistor |
| US4611388A (en) * | 1983-04-14 | 1986-09-16 | Allied Corporation | Method of forming an indium phosphide-boron phosphide heterojunction bipolar transistor |
| JPS6010776A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | バイポーラトランジスタの製造方法 |
-
1986
- 1986-03-25 EP EP86104067A patent/EP0197424B1/en not_active Expired - Lifetime
- 1986-03-25 JP JP61067834A patent/JP2553510B2/ja not_active Expired - Fee Related
- 1986-03-25 DE DE86104067T patent/DE3688516T2/de not_active Expired - Lifetime
-
1988
- 1988-06-08 US US07/205,573 patent/US4823174A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316296B1 (en) | 1999-05-28 | 2001-11-13 | Agency Of Industrial Science & Technology, Ministry Of International Trade & Industry | Field-effect transistor and method of manufacturing same |
| AU763794B2 (en) * | 1999-05-28 | 2003-07-31 | Agency Of Industrial Science And Technology, The | Field-effect transistor and method of manufacturing same |
| US6423578B2 (en) | 2000-01-28 | 2002-07-23 | National Institute Of Advanced Industrial Science And Technology | Field-effect transistor and manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0197424B1 (en) | 1993-06-02 |
| EP0197424A3 (en) | 1988-05-25 |
| US4823174A (en) | 1989-04-18 |
| JP2553510B2 (ja) | 1996-11-13 |
| EP0197424A2 (en) | 1986-10-15 |
| DE3688516D1 (de) | 1993-07-08 |
| DE3688516T2 (de) | 1993-10-07 |
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