JP2830515B2 - 半導体装置，およびその製造方法 - Google Patents
半導体装置，およびその製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、エネルギーギャップ
の異なる半導体材料を用いた半導体装置，およびその製
造方法に関し、さらに詳しくは、ヘテロ接合を用いた高
性能バイポーラトランジスタ，およびその製造方法の改
良に係るものである。
の異なる半導体材料を用いた半導体装置，およびその製
造方法に関し、さらに詳しくは、ヘテロ接合を用いた高
性能バイポーラトランジスタ，およびその製造方法の改
良に係るものである。
【０００２】
【従来の技術】従来から、バイポーラＬＳＩを高速動作
させるための１つの方法として、単体トランジスタの寄
生抵抗，寄生容量などの寄生成分を低減させればよいこ
とが、一般に知られている。
させるための１つの方法として、単体トランジスタの寄
生抵抗，寄生容量などの寄生成分を低減させればよいこ
とが、一般に知られている。
【０００３】また、バイポーラトランジスタの動作速度
の性能指数としては、注目する基本回路（例えば、ＮＡ
ＮＤ回路など）において、入力が印加されてから出力が
現われるまでの遅延時間（ｔpd：Propergation Delay T
ime)が当てられている。そして、超高速動作回路として
知られるＥＣＬ(Emitter Coupled Logic) 回路などで
は、リング発振回路（Ｒ／Ｏ：Ring Oscillator)の遅延
時間ｔpdに対するトランジスタの各種パラメータの影響
度をみる感度解析によると、寄生抵抗であるベース抵抗
の影響の大きいことが知られ、一方，高い電流遮断周波
数ｆr を得るために、トランジスタのベース幅ＷB を狭
くするにつれて、真性ベース部でのシート抵抗が増加
し、これを含むベース抵抗もまた増加する傾向にある。
の性能指数としては、注目する基本回路（例えば、ＮＡ
ＮＤ回路など）において、入力が印加されてから出力が
現われるまでの遅延時間（ｔpd：Propergation Delay T
ime)が当てられている。そして、超高速動作回路として
知られるＥＣＬ(Emitter Coupled Logic) 回路などで
は、リング発振回路（Ｒ／Ｏ：Ring Oscillator)の遅延
時間ｔpdに対するトランジスタの各種パラメータの影響
度をみる感度解析によると、寄生抵抗であるベース抵抗
の影響の大きいことが知られ、一方，高い電流遮断周波
数ｆr を得るために、トランジスタのベース幅ＷB を狭
くするにつれて、真性ベース部でのシート抵抗が増加
し、これを含むベース抵抗もまた増加する傾向にある。
【０００４】そこで、このベース抵抗の低減方法の一つ
として、トランジスタのエミッタ領域の幅ＷE を狭め
て、ベース電極からトランジスタの動作点であるエミッ
タ領域の直下（活性領域）までの間隔を狭めるという手
段が採用されており、この間隔は、装置の進歩に伴って
益々縮小され、現在時点では、おゝよそ１μm 以下にな
ってきている。
として、トランジスタのエミッタ領域の幅ＷE を狭め
て、ベース電極からトランジスタの動作点であるエミッ
タ領域の直下（活性領域）までの間隔を狭めるという手
段が採用されており、この間隔は、装置の進歩に伴って
益々縮小され、現在時点では、おゝよそ１μm 以下にな
ってきている。
【０００５】こゝで、図９には、従来例によるこの種の
半導体装置の構成の一例として、縦型（ＮＰＮ）バイポ
ーラトランジスタの断面構成を模式的に示す。
半導体装置の構成の一例として、縦型（ＮＰＮ）バイポ
ーラトランジスタの断面構成を模式的に示す。
【０００６】すなわち、図９に示す従来例装置の構成に
おいて、符号１は N型シリコン基板であり、２は N型シ
リコン基板１上にエピタキシャル成長されたN-型シリコ
ンエピタキシャル層、３はN-型シリコンエピタキシャル
層２内に選択的に拡散形成された P型ベース領域、４は
P型ベース領域３内に選択的に拡散形成されたN+型エミ
ッタ領域である。
おいて、符号１は N型シリコン基板であり、２は N型シ
リコン基板１上にエピタキシャル成長されたN-型シリコ
ンエピタキシャル層、３はN-型シリコンエピタキシャル
層２内に選択的に拡散形成された P型ベース領域、４は
P型ベース領域３内に選択的に拡散形成されたN+型エミ
ッタ領域である。
【０００７】また、１０はこれらの上を覆うシリコン酸
化膜であり、１００はシリコン酸化膜１０の開口を通し
てN+型エミッタ領域４に接続されたエミッタ電極、２０
０は同様にシリコン酸化膜膜１０の開口を通して P型ベ
ース領域３に接続されたベース電極、３００は N型シリ
コン基板１の裏面に接続形成されたコレクタ電極であ
る。従って、この従来例の場合、トランジスタの各PN接
合は、全てシリコン基板内に形成される。なお、図中，
ＷE はエミッタ幅、ＷB はベース幅である。
化膜であり、１００はシリコン酸化膜１０の開口を通し
てN+型エミッタ領域４に接続されたエミッタ電極、２０
０は同様にシリコン酸化膜膜１０の開口を通して P型ベ
ース領域３に接続されたベース電極、３００は N型シリ
コン基板１の裏面に接続形成されたコレクタ電極であ
る。従って、この従来例の場合、トランジスタの各PN接
合は、全てシリコン基板内に形成される。なお、図中，
ＷE はエミッタ幅、ＷB はベース幅である。
【０００８】次に、図１０ないし図１３には、前記図９
の従来例による半導体装置の製造方法の主要な工程を順
次模式的に示す。
の従来例による半導体装置の製造方法の主要な工程を順
次模式的に示す。
【０００９】すなわち、この従来例方法においては、ま
ず、N + 型シリコン基板１上にN-型シリコンエピタキシャ
ル層２をエピタキシャル成長させて堆積した後、その表
面を熱酸化処理してシリコン酸化膜１０を形成する（同
図１０参照）。
ず、N + 型シリコン基板１上にN-型シリコンエピタキシャ
ル層２をエピタキシャル成長させて堆積した後、その表
面を熱酸化処理してシリコン酸化膜１０を形成する（同
図１０参照）。
【００１０】ついで、前記シリコン酸化膜１０上にあっ
て、フォトリソグラフィー法により形成したレジストパ
ターン（この場合，図示省略）をマスクに用い、イオン
注入法によって、 P型不純物としての，例えば、ボロン
(B) を前記N-型シリコンエピタキシャル層２中に選択的
に導入した上で、当該レジストパターンの除去後、これ
を熱処理することにより活性化してP型ベース領域３を
形成する（同図１１参照）。
て、フォトリソグラフィー法により形成したレジストパ
ターン（この場合，図示省略）をマスクに用い、イオン
注入法によって、 P型不純物としての，例えば、ボロン
(B) を前記N-型シリコンエピタキシャル層２中に選択的
に導入した上で、当該レジストパターンの除去後、これ
を熱処理することにより活性化してP型ベース領域３を
形成する（同図１１参照）。
【００１１】さらに、前記と同様にシリコン酸化膜１０
上にあって、フォトリソグラフィー法により形成したレ
ジストパターン（この場合，図示省略）をマスクに用
い、当該シリコン酸化膜１０を選択的に除去してエミッ
タ不純物拡散用の窓部を開口させ、かつ当該レジストパ
ターンの除去後、シリコン酸化膜１０をマスクに用い、
イオン注入法によって、拡散用の窓部直下の前記 P型ベ
ース領域３中に対してのみ、 N型不純物としての，例え
ば、砒素(As)を高濃度で選択的に導入した上で、これを
熱処理することで活性化してN+型エミッタ領域４を形成
する（同図１２参照）。
上にあって、フォトリソグラフィー法により形成したレ
ジストパターン（この場合，図示省略）をマスクに用
い、当該シリコン酸化膜１０を選択的に除去してエミッ
タ不純物拡散用の窓部を開口させ、かつ当該レジストパ
ターンの除去後、シリコン酸化膜１０をマスクに用い、
イオン注入法によって、拡散用の窓部直下の前記 P型ベ
ース領域３中に対してのみ、 N型不純物としての，例え
ば、砒素(As)を高濃度で選択的に導入した上で、これを
熱処理することで活性化してN+型エミッタ領域４を形成
する（同図１２参照）。
【００１２】その後、前記シリコン酸化膜１０を選択的
に開口してベース電極取出し用の窓部を形成した上で、
前記窓部と共々に、前記N+型エミッタ領域４に対してエ
ミッタ電極１００，前記 P型ベース領域３に対してベー
ス電極２００をそれぞれに接続形成し、最後に、前記 N
型シリコン基板１の裏面に対してコレクタ電極３００を
接続形成する（同図１３参照）。
に開口してベース電極取出し用の窓部を形成した上で、
前記窓部と共々に、前記N+型エミッタ領域４に対してエ
ミッタ電極１００，前記 P型ベース領域３に対してベー
ス電極２００をそれぞれに接続形成し、最後に、前記 N
型シリコン基板１の裏面に対してコレクタ電極３００を
接続形成する（同図１３参照）。
【００１３】上記のように、縦型（ＮＰＮ）バイポーラ
トランジスタにおけるN+型エミッタ領域４は、一般的
に、シリコン基板上に形成したシリコン酸化膜１０など
に開口させたエミッタ不純物拡散用の窓部からの不純物
の導入，ならびに熱拡散によって形成されているため
に、当該導入された不純物の横方向への拡散を生じて、
実際に形成されるN+型エミッタ領域４の面積は、不純物
拡散用窓部の面積よりも大きくなると同時に、その周辺
部における領域深さが次第に浅くなる。
トランジスタにおけるN+型エミッタ領域４は、一般的
に、シリコン基板上に形成したシリコン酸化膜１０など
に開口させたエミッタ不純物拡散用の窓部からの不純物
の導入，ならびに熱拡散によって形成されているため
に、当該導入された不純物の横方向への拡散を生じて、
実際に形成されるN+型エミッタ領域４の面積は、不純物
拡散用窓部の面積よりも大きくなると同時に、その周辺
部における領域深さが次第に浅くなる。
【００１４】一方，通常の場合、 P型ベース領域３は、
N+型エミッタ領域４の形成前に形成されており、当該 P
型ベース領域３の深さが、N+型エミッタ領域４の不純物
拡散用窓部に対応する領域（中央部）付近では一定であ
ることから、結果的に、エミッタ周辺部においては、N+
型エミッタ領域４とコレクタ領域，こゝでは、N-型シリ
コンエピタキシャル層２との間隔に相当するベース幅Ｗ
B が、当該N+型エミッタ領域４の中央部に比較して徐々
に大きくなるように形成される。
N+型エミッタ領域４の形成前に形成されており、当該 P
型ベース領域３の深さが、N+型エミッタ領域４の不純物
拡散用窓部に対応する領域（中央部）付近では一定であ
ることから、結果的に、エミッタ周辺部においては、N+
型エミッタ領域４とコレクタ領域，こゝでは、N-型シリ
コンエピタキシャル層２との間隔に相当するベース幅Ｗ
B が、当該N+型エミッタ領域４の中央部に比較して徐々
に大きくなるように形成される。
【００１５】
【発明が解決しようとする課題】しかしながら、上記構
成による従来例での縦型（ＮＰＮ）バイポーラトランジ
スタにおいては、次のような問題点がある。
成による従来例での縦型（ＮＰＮ）バイポーラトランジ
スタにおいては、次のような問題点がある。
【００１６】こゝで、図１４は、前記構成の縦型（ＮＰ
Ｎ）バイポーラトランジスタを用いた基本的なトランジ
スタ動作回路を示すもので、図中，Ｂはベース、Ｃはコ
レクタ、Ｅはエミッタであり、ＩB はベース電流、ＩC
はコレクタ電流、ＩE はエミッタ電流、ＶB はベース・
エミッタ間電圧、ＶC はコレクタ・エミッタ間電圧であ
る。
Ｎ）バイポーラトランジスタを用いた基本的なトランジ
スタ動作回路を示すもので、図中，Ｂはベース、Ｃはコ
レクタ、Ｅはエミッタであり、ＩB はベース電流、ＩC
はコレクタ電流、ＩE はエミッタ電流、ＶB はベース・
エミッタ間電圧、ＶC はコレクタ・エミッタ間電圧であ
る。
【００１７】また、図１５は、前記縦型（ＮＰＮ）バイ
ポーラトランジスタに対して、図１４に示すような通常
のバイアス状態にさせたときの，当該トランジスタの主
動作電流におけるエミッタＥからの電子（図中，丸印で
囲った−符号で示す）の動きを、エミッタ中央部（図
中，Ｉ符号で示す）と周辺部（図中，II符号で示す）と
に対して示したものである。
ポーラトランジスタに対して、図１４に示すような通常
のバイアス状態にさせたときの，当該トランジスタの主
動作電流におけるエミッタＥからの電子（図中，丸印で
囲った−符号で示す）の動きを、エミッタ中央部（図
中，Ｉ符号で示す）と周辺部（図中，II符号で示す）と
に対して示したものである。
【００１８】すなわち、図１４のトランジスタ動作回路
における縦型（ＮＰＮ）バイポーラトランジスタの場合
でのエミッタ中央部Ｉと周辺部IIとの電子の動きを比較
すると、エミッタ中央部Ｉにおいては、ベース幅ＷB が
狭いために、エミッタＥからベースＢに注入された電子
が、コレクタＣに達する割合（輸送効率）が大きいので
コレクタ電流ＩC が多くなり、トランジスタの直流電流
増幅率ｈFEが大きくなる。
における縦型（ＮＰＮ）バイポーラトランジスタの場合
でのエミッタ中央部Ｉと周辺部IIとの電子の動きを比較
すると、エミッタ中央部Ｉにおいては、ベース幅ＷB が
狭いために、エミッタＥからベースＢに注入された電子
が、コレクタＣに達する割合（輸送効率）が大きいので
コレクタ電流ＩC が多くなり、トランジスタの直流電流
増幅率ｈFEが大きくなる。
【００１９】また、当該エミッタ中央部Ｉにおいては、
ベース幅ＷB が小さい，つまり、エミッタＥからコレク
タＣへの電子の走行距離（換言すると、ベース走行時
間）が短いために、トランジスタの電流増幅遮断周波数
ｆr が大きくなる。
ベース幅ＷB が小さい，つまり、エミッタＥからコレク
タＣへの電子の走行距離（換言すると、ベース走行時
間）が短いために、トランジスタの電流増幅遮断周波数
ｆr が大きくなる。
【００２０】一方，エミッタ周辺部IIでは、上記とは逆
になる。
になる。
【００２１】このように、従来の場合にあっては、トラ
ンジスタの高性能化を図る目的で、エミッタ幅ＷE を狭
くするに従い、エミッタＥにおける周辺部IIの割合が大
きくなり、これに伴って当該周辺部IIを流れる電子電流
の割合も増加するために、トランジスタ全体としての直
流電流増幅率ｈFEが徐々に低下し、かつその電流増幅遮
断周波数ｆr も小さくなるものであった。
ンジスタの高性能化を図る目的で、エミッタ幅ＷE を狭
くするに従い、エミッタＥにおける周辺部IIの割合が大
きくなり、これに伴って当該周辺部IIを流れる電子電流
の割合も増加するために、トランジスタ全体としての直
流電流増幅率ｈFEが徐々に低下し、かつその電流増幅遮
断周波数ｆr も小さくなるものであった。
【００２２】この結果，エミッタＥの領域直下でのエミ
ッタ中央部Ｉにおいて決定されるトランジスタの潜在的
な最高性能を引出して、これを高速動作させるために
は、エミッタ周辺部IIを流れる電流成分を低減させ、当
該エミッタ中央部Ｉにのみ電流が流れるようにすること
が望ましい。
ッタ中央部Ｉにおいて決定されるトランジスタの潜在的
な最高性能を引出して、これを高速動作させるために
は、エミッタ周辺部IIを流れる電流成分を低減させ、当
該エミッタ中央部Ｉにのみ電流が流れるようにすること
が望ましい。
【００２３】この発明は、このような従来の問題点を解
消するためになされたもので、その目的とするところ
は、たとえエミッタ幅を狭くしても、エミッタ周辺部で
の電流成分の割合を少なくできて、電流増幅率が高くて
電流遮断周波数の大きい高性能なバイポーラトランジス
タを得られるようにした，この種の半導体装置，および
その製造方法を提供することである。
消するためになされたもので、その目的とするところ
は、たとえエミッタ幅を狭くしても、エミッタ周辺部で
の電流成分の割合を少なくできて、電流増幅率が高くて
電流遮断周波数の大きい高性能なバイポーラトランジス
タを得られるようにした，この種の半導体装置，および
その製造方法を提供することである。
【００２４】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係る半導体装置は、ベース領域，および
エミッタ領域によって形成されるPN接合のエネルギーバ
ンド構造(Energy BandStructure) が、エミッタ中央部
と周辺部とで異なるようにするために、当該ベース領域
とエミッタ領域とをそれぞれにエネルギーギャップの異
なる半導体材料層で形成させるようにしたものである。
に、この発明に係る半導体装置は、ベース領域，および
エミッタ領域によって形成されるPN接合のエネルギーバ
ンド構造(Energy BandStructure) が、エミッタ中央部
と周辺部とで異なるようにするために、当該ベース領域
とエミッタ領域とをそれぞれにエネルギーギャップの異
なる半導体材料層で形成させるようにしたものである。
【００２５】すなわち、この発明は、エネルギーギャッ
プの異なる複数の半導体材料層を有する第１導電型の半
導体領域と、当該第１導電型の半導体領域内に設けら
れ、エネルギーギャップの異なる複数の半導体材料層を
有する第２導電型の第１の半導体領域と、前記第１導電
型の半導体領域に外接して設けられ、エネルギーギャッ
プの異なる複数の半導体材料層を有する第２導電型の第
２の半導体領域とにより、PN接合を形成させた半導体装
置であって、前記第２導電型の第１の半導体領域の中央
部と周辺部とで、エネルギーバンド構造が異なるように
PN接合を形成させ、中央部のPN接合面が前記第１導電型
の半導体領域のいずれかの半導体材料層内に形成されて
いることを特徴とする半導体装置である。
プの異なる複数の半導体材料層を有する第１導電型の半
導体領域と、当該第１導電型の半導体領域内に設けら
れ、エネルギーギャップの異なる複数の半導体材料層を
有する第２導電型の第１の半導体領域と、前記第１導電
型の半導体領域に外接して設けられ、エネルギーギャッ
プの異なる複数の半導体材料層を有する第２導電型の第
２の半導体領域とにより、PN接合を形成させた半導体装
置であって、前記第２導電型の第１の半導体領域の中央
部と周辺部とで、エネルギーバンド構造が異なるように
PN接合を形成させ、中央部のPN接合面が前記第１導電型
の半導体領域のいずれかの半導体材料層内に形成されて
いることを特徴とする半導体装置である。
【００２６】また、この発明に係る半導体装置の製造方
法は、ベース領域，およびエミッタ領域を形成する前
に、半導体基体材料よりもエネルギーギャップの大きい
半導体材料層を形成させ、その後、前記半導体基体とエ
ネルギーギャップの大きい半導体材料層とに跨ってベー
ス領域を形成させ、さらに、前記半導体基体とエネルギ
ーギャップの大きい半導体材料層とに跨ってエミッタ領
域を形成させ、エミッタ中央部と周辺部とで、PN接合の
エネルギーバンド構造が異なるようにしたものである。
法は、ベース領域，およびエミッタ領域を形成する前
に、半導体基体材料よりもエネルギーギャップの大きい
半導体材料層を形成させ、その後、前記半導体基体とエ
ネルギーギャップの大きい半導体材料層とに跨ってベー
ス領域を形成させ、さらに、前記半導体基体とエネルギ
ーギャップの大きい半導体材料層とに跨ってエミッタ領
域を形成させ、エミッタ中央部と周辺部とで、PN接合の
エネルギーバンド構造が異なるようにしたものである。
【００２７】すなわち、この発明は、エネルギーギャッ
プの異なる複数の半導体材料層を有する第１導電型の半
導体領域と、当該第１導電型の半導体領域内に設けられ
て、エネルギーギャップの異なる複数の半導体材料層を
有する第２導電型の半導体領域とにより、PN接合を形成
させた半導体装置の製造方法であって、半導体基体上
に、当該半導体基体よりもエネルギーギャップの大きい
半導体材料層を形成する工程と、前記半導体基体とエネ
ルギーギャップの大きい半導体材料層とに跨って前記第
１導電型の半導体領域を形成する工程と、前記第１導電
型の半導体領域内で、前記半導体基体とエネルギーギャ
ップの大きい半導体材料層とに跨って前記第２導電型の
半導体領域を形成する工程とを少なくとも含み、前記第
２導電型の半導体領域の中央部と周辺部とで、エネルギ
ーバンド構造が異なるようにPN接合を形成させるととも
に、中央部のPN接合面が前記第１導電型の半導体領域の
いずれかの半導体材料層内に形成されるようにしたこと
を特徴とする半導体装置の製造方法である。
プの異なる複数の半導体材料層を有する第１導電型の半
導体領域と、当該第１導電型の半導体領域内に設けられ
て、エネルギーギャップの異なる複数の半導体材料層を
有する第２導電型の半導体領域とにより、PN接合を形成
させた半導体装置の製造方法であって、半導体基体上
に、当該半導体基体よりもエネルギーギャップの大きい
半導体材料層を形成する工程と、前記半導体基体とエネ
ルギーギャップの大きい半導体材料層とに跨って前記第
１導電型の半導体領域を形成する工程と、前記第１導電
型の半導体領域内で、前記半導体基体とエネルギーギャ
ップの大きい半導体材料層とに跨って前記第２導電型の
半導体領域を形成する工程とを少なくとも含み、前記第
２導電型の半導体領域の中央部と周辺部とで、エネルギ
ーバンド構造が異なるようにPN接合を形成させるととも
に、中央部のPN接合面が前記第１導電型の半導体領域の
いずれかの半導体材料層内に形成されるようにしたこと
を特徴とする半導体装置の製造方法である。
【００２８】
【作用】従って、この発明に係る半導体装置では、第１
導電型の半導体領域（ベース領域），および第２導電型
の半導体領域（エミッタ領域）によって形成されるPN接
合が、それぞれにエネルギーギャップの異なる半導体材
料層を有し、第２導電型の半導体領域（エミッタ領域）
の中央部と周辺部とで、PN接合のエネルギーバンド構造
が異なるようにしたので、当該第２導電型の半導体領域
（エミッタ領域）の中央部と周辺部とに流れる動作電流
の割合を変化させ得る。
導電型の半導体領域（ベース領域），および第２導電型
の半導体領域（エミッタ領域）によって形成されるPN接
合が、それぞれにエネルギーギャップの異なる半導体材
料層を有し、第２導電型の半導体領域（エミッタ領域）
の中央部と周辺部とで、PN接合のエネルギーバンド構造
が異なるようにしたので、当該第２導電型の半導体領域
（エミッタ領域）の中央部と周辺部とに流れる動作電流
の割合を変化させ得る。
【００２９】そしてまた、この発明に係る半導体装置の
製造方法では、第１導電型の半導体領域（ベース領
域），および第２導電型の半導体領域（エミッタ領域）
を形成する前に、半導体基体材料よりもエネルギーギャ
ップの大きい半導体材料層を形成させておき、その後、
前記半導体基体とエネルギーギャップの大きい半導体材
料層とに跨って第１導電型の半導体領域（ベース領域）
を形成させ、さらに、前記半導体基体とエネルギーギャ
ップの大きい半導体材料層とに跨って第２導電型の半導
体領域（エミッタ領域）を形成させるようにしたので、
第２導電型の半導体領域（エミッタ領域）の中央部で
は、エネルギーギャップの大きい半導体材料層部分をも
つ第２導電型の半導体領域（エミッタ領域）部分と、エ
ネルギーギャップの小さい半導体材料層部分をもつ第１
導電型の半導体領域（ベース領域）部分とによるPN接合
（エミッタ・ベース接合）を形成でき、かつ第２導電型
の半導体領域（エミッタ領域）の周辺部では、第２導電
型の半導体領域（エミッタ領域）部分，および第１導電
型の半導体領域（ベース領域）部分が共に、エネルギー
ギャップの大きい半導体材料層部分によるPN接合（エミ
ッタ・ベース接合）を形成できる。
製造方法では、第１導電型の半導体領域（ベース領
域），および第２導電型の半導体領域（エミッタ領域）
を形成する前に、半導体基体材料よりもエネルギーギャ
ップの大きい半導体材料層を形成させておき、その後、
前記半導体基体とエネルギーギャップの大きい半導体材
料層とに跨って第１導電型の半導体領域（ベース領域）
を形成させ、さらに、前記半導体基体とエネルギーギャ
ップの大きい半導体材料層とに跨って第２導電型の半導
体領域（エミッタ領域）を形成させるようにしたので、
第２導電型の半導体領域（エミッタ領域）の中央部で
は、エネルギーギャップの大きい半導体材料層部分をも
つ第２導電型の半導体領域（エミッタ領域）部分と、エ
ネルギーギャップの小さい半導体材料層部分をもつ第１
導電型の半導体領域（ベース領域）部分とによるPN接合
（エミッタ・ベース接合）を形成でき、かつ第２導電型
の半導体領域（エミッタ領域）の周辺部では、第２導電
型の半導体領域（エミッタ領域）部分，および第１導電
型の半導体領域（ベース領域）部分が共に、エネルギー
ギャップの大きい半導体材料層部分によるPN接合（エミ
ッタ・ベース接合）を形成できる。
【００３０】
【実施例】以下，この発明に係る半導体装置，およびそ
の製造方法の実施例につき、図１ないし図８を参照して
詳細に説明する。
の製造方法の実施例につき、図１ないし図８を参照して
詳細に説明する。
【００３１】図１ないし図４はこの発明の一実施例を適
用した半導体装置の製造方法，こゝでは、縦型（ＮＰ
Ｎ）バイポーラトランジスタの製造方法の主要な工程を
順次模式的に示すそれぞれに断面図であり、この実施例
各図において、上述した従来例各図と同一符号は同一ま
たは相当部分を示している。
用した半導体装置の製造方法，こゝでは、縦型（ＮＰ
Ｎ）バイポーラトランジスタの製造方法の主要な工程を
順次模式的に示すそれぞれに断面図であり、この実施例
各図において、上述した従来例各図と同一符号は同一ま
たは相当部分を示している。
【００３２】すなわち、この実施例方法においては、ま
ず、N+型シリコン基板１上にN-型シリコンエピタキシャ
ル層２をエピタキシャル成長させて堆積し、かつ引続い
て当該N-型シリコンエピタキシャル層２よりもエネルギ
ーギャップの大きいN-型半導体層５を堆積した後、その
表面を熱酸化処理してシリコン酸化膜１０を形成する
（同図１参照）。
ず、N+型シリコン基板１上にN-型シリコンエピタキシャ
ル層２をエピタキシャル成長させて堆積し、かつ引続い
て当該N-型シリコンエピタキシャル層２よりもエネルギ
ーギャップの大きいN-型半導体層５を堆積した後、その
表面を熱酸化処理してシリコン酸化膜１０を形成する
（同図１参照）。
【００３３】ついで、前記シリコン酸化膜１０上にあっ
て、フォトリソグラフィー法により形成したレジストパ
ターン（この場合，図示省略）をマスクに用い、イオン
注入法などによって、 P型不純物としての，例えば、ボ
ロン(B) を前記N-型半導体層５中に選択的に導入した上
で、かつ当該レジストパターンの除去後、これを熱処理
することによって、前記N-型シリコンエピタキシャル層
２に達するように拡散かつ活性化して P型ベース領域３
を形成する（同図２参照）。
て、フォトリソグラフィー法により形成したレジストパ
ターン（この場合，図示省略）をマスクに用い、イオン
注入法などによって、 P型不純物としての，例えば、ボ
ロン(B) を前記N-型半導体層５中に選択的に導入した上
で、かつ当該レジストパターンの除去後、これを熱処理
することによって、前記N-型シリコンエピタキシャル層
２に達するように拡散かつ活性化して P型ベース領域３
を形成する（同図２参照）。
【００３４】さらに、前記と同様にシリコン酸化膜１０
上にあって、フォトリソグラフィー法により形成したレ
ジストパターン（この場合，図示省略）をマスクに用
い、当該シリコン酸化膜１０を選択的に除去してエミッ
タ不純物拡散用の窓部を開口させ、かつ当該レジストパ
ターンの除去後、シリコン酸化膜１０をマスクに用い、
イオン注入法などによって、拡散用の窓部直下の前記 P
型ベース領域３中でのN-型半導体層５部分に対しての
み、 N型不純物としての，例えば、砒素(As)を高濃度で
選択的に導入した上で、これを熱処理することによっ
て、当該 P型ベース領域３中でのN-型シリコンエピタキ
シャル層２に達するように拡散かつ活性化してN+型エミ
ッタ領域４を形成する（同図３参照）。
上にあって、フォトリソグラフィー法により形成したレ
ジストパターン（この場合，図示省略）をマスクに用
い、当該シリコン酸化膜１０を選択的に除去してエミッ
タ不純物拡散用の窓部を開口させ、かつ当該レジストパ
ターンの除去後、シリコン酸化膜１０をマスクに用い、
イオン注入法などによって、拡散用の窓部直下の前記 P
型ベース領域３中でのN-型半導体層５部分に対しての
み、 N型不純物としての，例えば、砒素(As)を高濃度で
選択的に導入した上で、これを熱処理することによっ
て、当該 P型ベース領域３中でのN-型シリコンエピタキ
シャル層２に達するように拡散かつ活性化してN+型エミ
ッタ領域４を形成する（同図３参照）。
【００３５】その後、前記シリコン酸化膜１０を選択的
に開口してベース電極取出し用の窓部を形成した上で、
前記窓部と共々に、前記N+型エミッタ領域４に対してエ
ミッタ電極１００，前記 P型ベース領域３に対してベー
ス電極２００をそれぞれに接続形成し、最後に、前記 N
型シリコン基板１の裏面に対してコレクタ電極３００を
接続形成する（同図４参照）。
に開口してベース電極取出し用の窓部を形成した上で、
前記窓部と共々に、前記N+型エミッタ領域４に対してエ
ミッタ電極１００，前記 P型ベース領域３に対してベー
ス電極２００をそれぞれに接続形成し、最後に、前記 N
型シリコン基板１の裏面に対してコレクタ電極３００を
接続形成する（同図４参照）。
【００３６】またこゝで、この実施例構成での縦型（Ｎ
ＰＮ）バイポーラトランジスタの作用，ならびに効果を
それぞれに説明するために、当該縦型（ＮＰＮ）バイポ
ーラトランジスタにおけるN+型エミッタ領域４付近での
拡大断面図を図５に示し、また、当該トランジスタに通
常のバイアス電圧を印加して、これを動作状態にしたと
き（このときの回路構成は、前記図１４に対応する）
の，N+型エミッタ領域４におけるエミッタ中央部Ｉ直
下，およびエミッタ周辺部IIでのコレクタ領域に至るエ
ネルギー・バンド・ダイアグラム(Energy Band Diagra
m) を図６，および図７に示す。そしてまた、比較のた
めに、上述の従来技術の項で示した従来の構成によるト
ランジスタでの該当エネルギー・バンド・ダイアグラム
を図８に示す。この従来の構成によるトランジスタで
は、エミッタ中央部Ｉ，および周辺部IIにおいてベース
幅ＷB が異なるのみで、エネルギー・バンド・ダイアグ
ラム自体に基本的な差異がないために、この図８による
のみで比較し得る。
ＰＮ）バイポーラトランジスタの作用，ならびに効果を
それぞれに説明するために、当該縦型（ＮＰＮ）バイポ
ーラトランジスタにおけるN+型エミッタ領域４付近での
拡大断面図を図５に示し、また、当該トランジスタに通
常のバイアス電圧を印加して、これを動作状態にしたと
き（このときの回路構成は、前記図１４に対応する）
の，N+型エミッタ領域４におけるエミッタ中央部Ｉ直
下，およびエミッタ周辺部IIでのコレクタ領域に至るエ
ネルギー・バンド・ダイアグラム(Energy Band Diagra
m) を図６，および図７に示す。そしてまた、比較のた
めに、上述の従来技術の項で示した従来の構成によるト
ランジスタでの該当エネルギー・バンド・ダイアグラム
を図８に示す。この従来の構成によるトランジスタで
は、エミッタ中央部Ｉ，および周辺部IIにおいてベース
幅ＷB が異なるのみで、エネルギー・バンド・ダイアグ
ラム自体に基本的な差異がないために、この図８による
のみで比較し得る。
【００３７】これらの図６，図７，および図８の各図に
おいて、ＥC は伝導帯の下端、ＥVは充満帯の上端であ
り、また、ΔＥC は伝導帯下端の段差、ΔＥV は充満帯
上端の段差を示し、電子は丸印で囲った−符号、ホール
は丸印で囲った＋符号でそれぞれに示す。さらに、ＶB
はベース・エミッタ間電圧、ＶC はコレクタ・エミッタ
間電圧である。
おいて、ＥC は伝導帯の下端、ＥVは充満帯の上端であ
り、また、ΔＥC は伝導帯下端の段差、ΔＥV は充満帯
上端の段差を示し、電子は丸印で囲った−符号、ホール
は丸印で囲った＋符号でそれぞれに示す。さらに、ＶB
はベース・エミッタ間電圧、ＶC はコレクタ・エミッタ
間電圧である。
【００３８】まず、この実施例構成によるエミッタ中央
部Ｉに対応した図６での作用，ならびに効果について述
べる。
部Ｉに対応した図６での作用，ならびに効果について述
べる。
【００３９】すなわち、この実施例構成での図６に示す
エミッタ中央部Ｉにおいては、エミッタ・ベース接合が
順バイアス状態であるために、エミッタＥからは、電子
がベースＢへ、ベースＢからは、ホールがエミッタＥへ
それぞれに注入されることになる。
エミッタ中央部Ｉにおいては、エミッタ・ベース接合が
順バイアス状態であるために、エミッタＥからは、電子
がベースＢへ、ベースＢからは、ホールがエミッタＥへ
それぞれに注入されることになる。
【００４０】この場合、こゝでのエミッタＥからベース
Ｂに向かう電子に対するエネルギー段差ΔＥC は、エミ
ッタ・ベース接合付近が、双方共にエネルギーギャップ
の小さい材料（この場合，シリコン）であることから、
当該エネルギーギャップの小さいもの同士のPN接合で決
まる段差しかないのに対して、ベースＢからエミッタＥ
に向かうホールに対するエネルギー段差ΔＥV は、エミ
ッタＥの一部がエネルギーギャップの大きい材料である
ために、上記従来例構成での図８に比較して大きくな
る。
Ｂに向かう電子に対するエネルギー段差ΔＥC は、エミ
ッタ・ベース接合付近が、双方共にエネルギーギャップ
の小さい材料（この場合，シリコン）であることから、
当該エネルギーギャップの小さいもの同士のPN接合で決
まる段差しかないのに対して、ベースＢからエミッタＥ
に向かうホールに対するエネルギー段差ΔＥV は、エミ
ッタＥの一部がエネルギーギャップの大きい材料である
ために、上記従来例構成での図８に比較して大きくな
る。
【００４１】そして、このことは、エミッタＥからの電
子電流とベースＢからのホール電流との和であるところ
の，エミッタ電流と、ホール電流であるところの，ベー
ス電流との比，つまり、電流増幅率ｈFEが、従来例構成
での図８に示すところの，エネルギーギャップの小さい
材料（この場合，シリコン）のみで形成した場合に比較
して、大きくなることを意味しており、かつこのエミッ
タ中央部Ｉでは、ベース幅ＷB が狭いので、その電流増
幅遮断周波数ｆr が高い。
子電流とベースＢからのホール電流との和であるところ
の，エミッタ電流と、ホール電流であるところの，ベー
ス電流との比，つまり、電流増幅率ｈFEが、従来例構成
での図８に示すところの，エネルギーギャップの小さい
材料（この場合，シリコン）のみで形成した場合に比較
して、大きくなることを意味しており、かつこのエミッ
タ中央部Ｉでは、ベース幅ＷB が狭いので、その電流増
幅遮断周波数ｆr が高い。
【００４２】次に、この実施例構成によるエミッタ周辺
部IIに対応した図７での作用，ならびに効果について述
べる。
部IIに対応した図７での作用，ならびに効果について述
べる。
【００４３】このエミッタ周辺部IIにおいては、前記の
エミッタ中央部Ｉの場合とは異なって、エミッタ・ベー
ス接合付近が、双方共にエネルギーギャップの大きい材
料であることから、エミッタＥからベースＢに向かう電
子，およびベースＢからエミッタＥに向かうホールの双
方にとって、そのエネルギー段差ΔＥC,およびＥV が大
きくなるもので、それぞれのエミッタ電流，およびベー
ス電流による電流増幅率ｈFEが、従来例構成での図８に
示すところの，エネルギーギャップの小さい材料のみで
形成した場合に比較して、小さくなることを意味してお
り、かつこのエミッタ周辺部IIでは、ベース幅ＷB がエ
ミッタ中央部Ｉに比較して広いので、その電流増幅遮断
周波数ｆr が低い。
エミッタ中央部Ｉの場合とは異なって、エミッタ・ベー
ス接合付近が、双方共にエネルギーギャップの大きい材
料であることから、エミッタＥからベースＢに向かう電
子，およびベースＢからエミッタＥに向かうホールの双
方にとって、そのエネルギー段差ΔＥC,およびＥV が大
きくなるもので、それぞれのエミッタ電流，およびベー
ス電流による電流増幅率ｈFEが、従来例構成での図８に
示すところの，エネルギーギャップの小さい材料のみで
形成した場合に比較して、小さくなることを意味してお
り、かつこのエミッタ周辺部IIでは、ベース幅ＷB がエ
ミッタ中央部Ｉに比較して広いので、その電流増幅遮断
周波数ｆr が低い。
【００４４】
【発明の効果】以上、実施例によって詳述したように、
この発明によれば、第１導電型の半導体領域（ベース領
域），および第２導電型の半導体領域（エミッタ領域）
によって形成されるPN接合が、それぞれにエネルギーギ
ャップの異なる半導体材料層を有し、第２導電型の半導
体領域（エミッタ領域）の中央部と周辺部とで、PN接合
のエネルギーバンド構造が異なるようにしたので、当該
第２導電型の半導体領域（エミッタ領域）の中央部と周
辺部とに流れる動作電流の割合を変化させて、周辺部を
流れる性能の低い動作電流を減少させ得るのである。
この発明によれば、第１導電型の半導体領域（ベース領
域），および第２導電型の半導体領域（エミッタ領域）
によって形成されるPN接合が、それぞれにエネルギーギ
ャップの異なる半導体材料層を有し、第２導電型の半導
体領域（エミッタ領域）の中央部と周辺部とで、PN接合
のエネルギーバンド構造が異なるようにしたので、当該
第２導電型の半導体領域（エミッタ領域）の中央部と周
辺部とに流れる動作電流の割合を変化させて、周辺部を
流れる性能の低い動作電流を減少させ得るのである。
【００４５】また、この発明方法によれば、第１導電型
の半導体領域（ベース領域），および第２導電型の半導
体領域（エミッタ領域）を形成する前に、半導体基体材
料よりもエネルギーギャップの大きい半導体材料層を形
成させ、その後、前記半導体基体とエネルギーギャップ
の大きい半導体材料層とに跨って第１導電型の半導体領
域（ベース領域）を形成させ、さらに、前記半導体基体
とエネルギーギャップの大きい半導体材料層とに跨って
第２導電型の半導体領域（エミッタ領域）を形成させる
ようにしたので、結果的に、第２導電型の半導体領域
（エミッタ領域）の中央部では、エネルギーギャップの
大きい半導体材料層部分をもつ第２導電型の半導体領域
（エミッタ領域）部分と、エネルギーギャップの小さい
半導体材料層部分をもつ第１導電型の半導体領域（ベー
ス領域）部分とによるPN接合（エミッタ・ベース接合）
を形成でき、かつ第２導電型の半導体領域（エミッタ領
域）の周辺部では、第２導電型の半導体領域（エミッタ
領域）部分，および第１導電型の半導体領域（ベース領
域）部分が共に、エネルギーギャップの大きい半導体材
料層部分によるPN接合（エミッタ・ベース接合）を形成
できるもので、これによって、こゝでも第２導電型の半
導体領域（エミッタ領域）の周辺部を流れる性能の低い
動作電流を減少させ得るのである。
の半導体領域（ベース領域），および第２導電型の半導
体領域（エミッタ領域）を形成する前に、半導体基体材
料よりもエネルギーギャップの大きい半導体材料層を形
成させ、その後、前記半導体基体とエネルギーギャップ
の大きい半導体材料層とに跨って第１導電型の半導体領
域（ベース領域）を形成させ、さらに、前記半導体基体
とエネルギーギャップの大きい半導体材料層とに跨って
第２導電型の半導体領域（エミッタ領域）を形成させる
ようにしたので、結果的に、第２導電型の半導体領域
（エミッタ領域）の中央部では、エネルギーギャップの
大きい半導体材料層部分をもつ第２導電型の半導体領域
（エミッタ領域）部分と、エネルギーギャップの小さい
半導体材料層部分をもつ第１導電型の半導体領域（ベー
ス領域）部分とによるPN接合（エミッタ・ベース接合）
を形成でき、かつ第２導電型の半導体領域（エミッタ領
域）の周辺部では、第２導電型の半導体領域（エミッタ
領域）部分，および第１導電型の半導体領域（ベース領
域）部分が共に、エネルギーギャップの大きい半導体材
料層部分によるPN接合（エミッタ・ベース接合）を形成
できるもので、これによって、こゝでも第２導電型の半
導体領域（エミッタ領域）の周辺部を流れる性能の低い
動作電流を減少させ得るのである。
【００４６】すなわち、以上，これを要するに、この発
明の場合にあっては、ベース幅の狭いエミッタ中央部に
おいては、電流増幅率を大きくでき、かつ電流増幅遮断
周波数が高く、動作電流が流れ易くなり、また、ベース
幅の広いエミッタ周辺部においては、電流増幅率が小さ
くかつ電流増幅遮断周波数が低いが、動作電流は流れ難
くなるので、結果的に、装置の高速動作を意図して、ベ
ース抵抗の低減のためにエミッタ幅を狭く設定しても、
装置全体における電流増幅率，および電流増幅遮断周波
数のそれぞれを、従来よりも格段に向上させ得るという
優れた特長を有するものである。
明の場合にあっては、ベース幅の狭いエミッタ中央部に
おいては、電流増幅率を大きくでき、かつ電流増幅遮断
周波数が高く、動作電流が流れ易くなり、また、ベース
幅の広いエミッタ周辺部においては、電流増幅率が小さ
くかつ電流増幅遮断周波数が低いが、動作電流は流れ難
くなるので、結果的に、装置の高速動作を意図して、ベ
ース抵抗の低減のためにエミッタ幅を狭く設定しても、
装置全体における電流増幅率，および電流増幅遮断周波
数のそれぞれを、従来よりも格段に向上させ得るという
優れた特長を有するものである。
【図１】この発明の一実施例を適用した縦型（ＮＰＮ）
バイポーラトランジスタの製造方法の第１の工程を模式
的に示す断面図である。
バイポーラトランジスタの製造方法の第１の工程を模式
的に示す断面図である。
【図２】同上一実施例方法での第２の工程を模式的に示
す断面図である。
す断面図である。
【図３】同上一実施例方法での第３の工程を模式的に示
す断面図である。
す断面図である。
【図４】同上一実施例方法での第４の工程を模式的に示
す断面図である。
す断面図である。
【図５】この発明の一実施例構成による縦型（ＮＰＮ）
バイポーラトランジスタでのエミッタ領域付近を拡大し
て模式的に示す断面図である。
バイポーラトランジスタでのエミッタ領域付近を拡大し
て模式的に示す断面図である。
【図６】この発明の一実施例構成による縦型（ＮＰＮ）
バイポーラトランジスタでのエミッタ領域中央部下のエ
ネルギー・バンド・ダイアグラムとキャリアの動きとを
示す断面説明図である。
バイポーラトランジスタでのエミッタ領域中央部下のエ
ネルギー・バンド・ダイアグラムとキャリアの動きとを
示す断面説明図である。
【図７】この発明の一実施例構成による縦型（ＮＰＮ）
バイポーラトランジスタでのエミッタ領域周辺部下のエ
ネルギー・バンド・ダイアグラムとキャリアの動きとを
示す断面説明図である。
バイポーラトランジスタでのエミッタ領域周辺部下のエ
ネルギー・バンド・ダイアグラムとキャリアの動きとを
示す断面説明図である。
【図８】この発明の一実施例構成と比較するための従来
例構成による縦型（ＮＰＮ）バイポーラトランジスタで
のエミッタ領域下のエネルギー・バンド・ダイアグラム
とキャリアの動きとを示す断面説明図である。
例構成による縦型（ＮＰＮ）バイポーラトランジスタで
のエミッタ領域下のエネルギー・バンド・ダイアグラム
とキャリアの動きとを示す断面説明図である。
【図９】従来例による縦型（ＮＰＮ）バイポーラトラン
ジスタの概要構成を模式的に示す断面図である。
ジスタの概要構成を模式的に示す断面図である。
【図１０】同上従来例による縦型（ＮＰＮ）バイポーラ
トランジスタの製造方法の第１の工程を模式的に示す断
面図である。
トランジスタの製造方法の第１の工程を模式的に示す断
面図である。
【図１１】同上従来例方法での第２の工程を模式的に示
す断面図である。
す断面図である。
【図１２】同上従来例方法での第３の工程を模式的に示
す断面図である。
す断面図である。
【図１３】同上従来例方法での第４の工程を模式的に示
す断面図である。
す断面図である。
【図１４】この発明の一実施例構成，ならびに実施例構
成での縦型（ＮＰＮ）バイポーラトランジスタを適用し
たトランジスタ動作回路におけるバイアス電圧印加時の
回路図である。
成での縦型（ＮＰＮ）バイポーラトランジスタを適用し
たトランジスタ動作回路におけるバイアス電圧印加時の
回路図である。
【図１５】従来例による縦型（ＮＰＮ）バイポーラトラ
ンジスタでのエミッタ領域付近を拡大して模式的に示す
断面図である。
ンジスタでのエミッタ領域付近を拡大して模式的に示す
断面図である。
１ N+型シリコン基板 ２ N - 型エピタキシャル層 ３ P型ベース領域 ４ N+型エミッタ領域 ５ エネルギーギャップの大きいN - 型半導体層 １０ シリコン酸化膜 １００ エミッタ電極 ２００ ベース電極 ３００ コレクタ電極 ＷB ベース幅 ＷE エミッタ幅 Ｂ ベース Ｅ エミッタ Ｃ コレクタ
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/33 - 20/331 H01L 29/68 - 29/737 H01L 21/329 H01L 29/861 H01L 29/864 - 29/87 H01L 29/88 - 29/96
Claims (2)
- 【請求項１】 エネルギーギャップの異なる複数の半導
体材料層を有する第１導電型の半導体領域と、当該第１
導電型の半導体領域内に設けられ、エネルギーギャップ
の異なる複数の半導体材料層を有する第２導電型の第１
の半導体領域と、前記第１導電型の半導体領域に外接し
て設けられ、エネルギーギャップの異なる複数の半導体
材料層を有する第２導電型の第２の半導体領域とによ
り、PN接合を形成させた半導体装置であって、 前記第２導電型の第１の半導体領域の中央部と周辺部と
で、エネルギーバンド構造が異なるようにPN接合を形成
させ、中央部のPN接合面が前記第１導電型の半導体領域
のいずれかの半導体材料層内に形成されていることを特
徴とする半導体装置。 - 【請求項２】 エネルギーギャップの異なる複数の半導
体材料層を有する第１導電型の半導体領域と、当該第１
導電型の半導体領域内に設けられ、エネルギーギャップ
の異なる複数の半導体材料層を有する第２導電型の半導
体領域とにより、PN接合を形成させた半導体装置の製造
方法であって、 半導体基体上に、当該半導体基体よりもエネルギーギャ
ップの大きい半導体材料層を形成する工程と、 前記半導体基体とエネルギーギャップの大きい半導体材
料層とに跨って前記第１導電型の半導体領域を形成する
工程と、 前記第１導電型の半導体領域内で、前記半導体基体とエ
ネルギーギャップの大きい半導体材料層とに跨って前記
第２導電型の半導体領域を形成する工程とを少なくとも
含み、 前記第２導電型の半導体領域の中央部と周辺部とで、エ
ネルギーバンド構造が異なるようにPN接合を形成させる
とともに、中央部のPN接合面が前記第１導電型の半導体
領域のいずれかの半導体材料層内に形成されるようにし
たことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3169825A JP2830515B2 (ja) | 1991-07-10 | 1991-07-10 | 半導体装置，およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3169825A JP2830515B2 (ja) | 1991-07-10 | 1991-07-10 | 半導体装置，およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0521449A JPH0521449A (ja) | 1993-01-29 |
| JP2830515B2 true JP2830515B2 (ja) | 1998-12-02 |
Family
ID=15893606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3169825A Expired - Fee Related JP2830515B2 (ja) | 1991-07-10 | 1991-07-10 | 半導体装置，およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830515B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237484A (ja) * | 1987-03-25 | 1988-10-03 | Mitsubishi Electric Corp | 半導体装置 |
-
1991
- 1991-07-10 JP JP3169825A patent/JP2830515B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0521449A (ja) | 1993-01-29 |
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