JPH0671004B2 - バイポ−ラトランジスタ - Google Patents
バイポ−ラトランジスタInfo
- Publication number
- JPH0671004B2 JPH0671004B2 JP28388685A JP28388685A JPH0671004B2 JP H0671004 B2 JPH0671004 B2 JP H0671004B2 JP 28388685 A JP28388685 A JP 28388685A JP 28388685 A JP28388685 A JP 28388685A JP H0671004 B2 JPH0671004 B2 JP H0671004B2
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- JP
- Japan
- Prior art keywords
- type
- layer
- semiconductor
- base
- emitter
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体ヘテロ接合界面を利用した、高速性及
び高周波性に優れた半導体装置に関するものである。
び高周波性に優れた半導体装置に関するものである。
（従来技術） ヘテロ接合バイポーラトランジスタは、超高周波、超高
速素子として期待されてさかんに研究、開発が行なわれ
ている。このトランジスタの代表的な構造は第２図の断
面構造図に示すようにベースのp+層４表面及びエミッタ
・ベース接合部を露出させp+ベース電極３を形成したも
のである。第３図は素子動作時におけるエミッタ電極直
下のエネルギーバンド図を示している。
速素子として期待されてさかんに研究、開発が行なわれ
ている。このトランジスタの代表的な構造は第２図の断
面構造図に示すようにベースのp+層４表面及びエミッタ
・ベース接合部を露出させp+ベース電極３を形成したも
のである。第３図は素子動作時におけるエミッタ電極直
下のエネルギーバンド図を示している。
ここでECは伝導帯下端のエネルギー準位、EFはフェルミ
準位、EVは価電子帯上端のエネルギー準位を表わしてい
る。第２図に示したヘテロ接合トランジスタにおいて
は、エミッタ電極（ｎ型オーミック電極）１からベース
層（ｐ型の第２の半導体層）４に注入される電子のほと
んどがコレクタ電極（ｎ型オーミック電極）７に到達す
るのに対し、ベース電極３からエミッタ層（ｎ型の第１
の半導体層）２に注入される正孔９はベース層４に比べ
大きなエネルギーギャップを有したエミッタ層２のため
極めて少なくなる。従って例えばエミッタ接地時の電流
増幅率hFEは極めて大きなものとなる。
準位、EVは価電子帯上端のエネルギー準位を表わしてい
る。第２図に示したヘテロ接合トランジスタにおいて
は、エミッタ電極（ｎ型オーミック電極）１からベース
層（ｐ型の第２の半導体層）４に注入される電子のほと
んどがコレクタ電極（ｎ型オーミック電極）７に到達す
るのに対し、ベース電極３からエミッタ層（ｎ型の第１
の半導体層）２に注入される正孔９はベース層４に比べ
大きなエネルギーギャップを有したエミッタ層２のため
極めて少なくなる。従って例えばエミッタ接地時の電流
増幅率hFEは極めて大きなものとなる。
（発明が解決しようとする問題点） 第２図に示したヘテロ接合バイポーラトランジスタにお
いてベースのp+層及びベース・エミッタ接合部は表面に
露出している。このためその領域において表面準位11が
多く存在し、この準位11をかいして、ベース層内の少数
キャリアの電子は正孔と再結合し、生成再結合電流とし
て流れる。エミッタサイズを小さくしていった場合この
影響が大きくなり電流増幅率は低下する（59年秋応用物
理学会予稿集15a-H-4p.530）。これを解決する一つの方
法としてグレーティドベース構造を用いその内部電界に
より生成再結合電流を減少させる試みがなされたが低電
流領域ではまだ十分とはいえない（第32回応用物理学関
係連合講演会講演予稿集1p-V-9、p583）。
いてベースのp+層及びベース・エミッタ接合部は表面に
露出している。このためその領域において表面準位11が
多く存在し、この準位11をかいして、ベース層内の少数
キャリアの電子は正孔と再結合し、生成再結合電流とし
て流れる。エミッタサイズを小さくしていった場合この
影響が大きくなり電流増幅率は低下する（59年秋応用物
理学会予稿集15a-H-4p.530）。これを解決する一つの方
法としてグレーティドベース構造を用いその内部電界に
より生成再結合電流を減少させる試みがなされたが低電
流領域ではまだ十分とはいえない（第32回応用物理学関
係連合講演会講演予稿集1p-V-9、p583）。
本発明の目的はヘテロ接合バイポーラトランジスタにお
ける表面及び界面をかいする生成再結合電流を減少させ
素子の微細化、高性能化を可能にする素子構造を提供す
るものである。
ける表面及び界面をかいする生成再結合電流を減少させ
素子の微細化、高性能化を可能にする素子構造を提供す
るものである。
（問題点を解決するための手段） 本発明によればnpn型のヘテロ接合バイポーラトランジ
スタにおいてエミッタ・ベース接合露出表面およびエミ
ッタ層近傍のベース層表面にベースの半導体より電子親
和力が小さく、電子親和力とバンドギャップの和が大き
い高抵抗あるいはp-の半導体を形成することを特徴とす
るバイポーラトランジスタが得られる。
スタにおいてエミッタ・ベース接合露出表面およびエミ
ッタ層近傍のベース層表面にベースの半導体より電子親
和力が小さく、電子親和力とバンドギャップの和が大き
い高抵抗あるいはp-の半導体を形成することを特徴とす
るバイポーラトランジスタが得られる。
（作用） 以下第１図の断面構造図を参照しつつ本発明の原理と特
有の作用効果を明らかにする。
有の作用効果を明らかにする。
第１図において１はｎ型オーミック電極（エミッタ電
極）、２はｐ型の第２の半導体層４より電子親和力とエ
ネルギーギャップの和が大きいｎ型の第１の半導体層、
３はｐ型のオーミック電極（ベース電極）、４はｐ型の
第２の半導体層、５はｎ型の第３の半導体層、６はｎ型
の第４の半導体層、７はｎ型オーミック電極（コレクタ
電極）、10はｐ型の第２の半導体層４より電子親和力の
小さく電子親和力とバンドギャップの和が大きい高抵抗
あるいはp-の半導体層である。第４図は従来構造（ａ）
及び本発明の構造（ｂ）のｐ型の第２の半導体層４の表
面付近のバンド図である。電子と正孔が再結合する速度
Ｖは、正孔と電子の捕獲断面積をａ、キャリアの速度を
Vth、トラップ密度をNt、正孔の濃度をＰ、電子の濃度
をｎ、真性キャリア濃度をniとすると（１）式で表わさ
れる。
極）、２はｐ型の第２の半導体層４より電子親和力とエ
ネルギーギャップの和が大きいｎ型の第１の半導体層、
３はｐ型のオーミック電極（ベース電極）、４はｐ型の
第２の半導体層、５はｎ型の第３の半導体層、６はｎ型
の第４の半導体層、７はｎ型オーミック電極（コレクタ
電極）、10はｐ型の第２の半導体層４より電子親和力の
小さく電子親和力とバンドギャップの和が大きい高抵抗
あるいはp-の半導体層である。第４図は従来構造（ａ）
及び本発明の構造（ｂ）のｐ型の第２の半導体層４の表
面付近のバンド図である。電子と正孔が再結合する速度
Ｖは、正孔と電子の捕獲断面積をａ、キャリアの速度を
Vth、トラップ密度をNt、正孔の濃度をＰ、電子の濃度
をｎ、真性キャリア濃度をniとすると（１）式で表わさ
れる。
従来構造（ａ）ではｐ型半導体表面に存在する多くの表
面準位が再結合中心となりｐ型半導体中の正孔は、接合
部表面付近でｎ型半導体２から注入された電子と再結合
する。素子の微細化のためエミッタサイズを小さくして
いった場合この影響が大きくなり電流増幅率が低下す
る。本発明により（ｂ）構造では、ｐ型の第２の半導体
層に比べ電子親和力が小さく、電子親和力とエネルギー
ギャップの和が大きい高抵抗あるいはp-の半導体層10で
ｐ型の第２の半導体層４の周辺をおおえば、両者のヘテ
ロ接合界面に生じる電子、正孔に対する障壁により電
子、正孔の半導体層10の表面への拡散は大幅に減少す
る。このため表面準位をかいして再結合する電流は大幅
に減少し、エミッタサイズを小さくしても電流増幅率は
低下しない。このことから本発明により素子の微細化が
可能となり高速性及び高周波特性に優れた半導体装置が
得られることが明らかである。
面準位が再結合中心となりｐ型半導体中の正孔は、接合
部表面付近でｎ型半導体２から注入された電子と再結合
する。素子の微細化のためエミッタサイズを小さくして
いった場合この影響が大きくなり電流増幅率が低下す
る。本発明により（ｂ）構造では、ｐ型の第２の半導体
層に比べ電子親和力が小さく、電子親和力とエネルギー
ギャップの和が大きい高抵抗あるいはp-の半導体層10で
ｐ型の第２の半導体層４の周辺をおおえば、両者のヘテ
ロ接合界面に生じる電子、正孔に対する障壁により電
子、正孔の半導体層10の表面への拡散は大幅に減少す
る。このため表面準位をかいして再結合する電流は大幅
に減少し、エミッタサイズを小さくしても電流増幅率は
低下しない。このことから本発明により素子の微細化が
可能となり高速性及び高周波特性に優れた半導体装置が
得られることが明らかである。
（実施例） 次に本発明の実施例について説明する。
本実施例におけるヘテロ接合バイポーラの模式的構造断
面図は第１図と同様である。本実施例において６として
n Inp基板を、５としてドナー不純物密度が５×1016cm
-3、膜厚4000Åのｎ型In0.53Ga0.47As、４としてアクセ
プタ不純物密度２×1018cm-3、膜厚20000Åのｐ型In
0.53Ga0.47As、２としてドナー不純物密度が５×1017cm
-3で膜厚2000Åのｎ型InP層とドナー不純物密度５×10
18cm-3膜厚3000Åのｎ型InPからなる層、１および７と
してAuGe/Niオーミック電極、３としてAuZnによるｐ型
オーミック電極を形成する。10として不純物密度１×10
14cm-3、厚さ2000Åのp-−InPをVPEによる選択成長によ
り形成する。本実施例において表面はp-−InP層におお
われているため、InP/InGaAsヘテロ界面に正孔に対して
0.4eV、電子に対して0.2eVの障壁ができ正孔及び電子は
表面に拡散せず表面準位を介した再結合電流を大きく減
少できた。
面図は第１図と同様である。本実施例において６として
n Inp基板を、５としてドナー不純物密度が５×1016cm
-3、膜厚4000Åのｎ型In0.53Ga0.47As、４としてアクセ
プタ不純物密度２×1018cm-3、膜厚20000Åのｐ型In
0.53Ga0.47As、２としてドナー不純物密度が５×1017cm
-3で膜厚2000Åのｎ型InP層とドナー不純物密度５×10
18cm-3膜厚3000Åのｎ型InPからなる層、１および７と
してAuGe/Niオーミック電極、３としてAuZnによるｐ型
オーミック電極を形成する。10として不純物密度１×10
14cm-3、厚さ2000Åのp-−InPをVPEによる選択成長によ
り形成する。本実施例において表面はp-−InP層におお
われているため、InP/InGaAsヘテロ界面に正孔に対して
0.4eV、電子に対して0.2eVの障壁ができ正孔及び電子は
表面に拡散せず表面準位を介した再結合電流を大きく減
少できた。
これにより素子を微細化しても電流増幅率は低下せず素
子の微細化、高性能化が可能となった。
子の微細化、高性能化が可能となった。
（発明の効果） 以上本発明によればヘテロ接合バイポーラトランジスタ
において、素子の露出した接合周辺部にベース層の半導
体より電子親和力が小さく、電子親和力とバンドギャッ
プの和が大きい高抵抗あるいはｐの半導体を形成するこ
とにより、ベース層表面に電子及び正孔が拡散すること
を防ぎ、表面準位をかいする再結合電流をおさえること
ができる。このため素子の微細化に伴なう電流増幅率の
低下はなくなり素子の微細化高性能化が可能となった。
において、素子の露出した接合周辺部にベース層の半導
体より電子親和力が小さく、電子親和力とバンドギャッ
プの和が大きい高抵抗あるいはｐの半導体を形成するこ
とにより、ベース層表面に電子及び正孔が拡散すること
を防ぎ、表面準位をかいする再結合電流をおさえること
ができる。このため素子の微細化に伴なう電流増幅率の
低下はなくなり素子の微細化高性能化が可能となった。
第１図は本発明によるヘテロ接合バイポーラトランジス
タの断面構造を示したものである。 第２図は従来構造のヘテロ接合バイポーラトランジスタ
の断面構造を示したものである。 第３図は従来構造ヘテロ接合バイポーラトランジスタの
エミッタ電極直下におけるエネルギーバンド構造を示し
たものである。 第４図（ａ），（ｂ）は各々従来構造および本発明にお
けるｐ型半導体層の露出表面付近のエネルギーバンド図
である。ここで 1:n型オーミック電極（エミッタ電極）、2:n型の第１の
半導体層、3:p型オーミック電極（ベース電極）、4:p型
の第２の半導体層、5:n型の第３の半導体層、6:n型の第
４の半導体層、7:n型オーミック電極（コレクタ電
極）、8:電子、9:正孔、11:表面準位、10:p型の第２の
半導体より電子親和力が小さく、電子親和力とバンドギ
ャップの和が大きい高抵抗あるいはp-の半導体層。
タの断面構造を示したものである。 第２図は従来構造のヘテロ接合バイポーラトランジスタ
の断面構造を示したものである。 第３図は従来構造ヘテロ接合バイポーラトランジスタの
エミッタ電極直下におけるエネルギーバンド構造を示し
たものである。 第４図（ａ），（ｂ）は各々従来構造および本発明にお
けるｐ型半導体層の露出表面付近のエネルギーバンド図
である。ここで 1:n型オーミック電極（エミッタ電極）、2:n型の第１の
半導体層、3:p型オーミック電極（ベース電極）、4:p型
の第２の半導体層、5:n型の第３の半導体層、6:n型の第
４の半導体層、7:n型オーミック電極（コレクタ電
極）、8:電子、9:正孔、11:表面準位、10:p型の第２の
半導体より電子親和力が小さく、電子親和力とバンドギ
ャップの和が大きい高抵抗あるいはp-の半導体層。
Claims (1)
- 【請求項１】npn型のヘテロ接合バイポーラトランジス
タにおいて、エミッタ・ベース接合露出表面およびエミ
ッタ層近傍のベース層表面にベースの半導体より電子親
和力が小さく、電子親和力とバンドギャップの和が大き
い高抵抗あるいはp-の半導体層を形成することを特徴と
するバイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28388685A JPH0671004B2 (ja) | 1985-12-16 | 1985-12-16 | バイポ−ラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28388685A JPH0671004B2 (ja) | 1985-12-16 | 1985-12-16 | バイポ−ラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62141770A JPS62141770A (ja) | 1987-06-25 |
| JPH0671004B2 true JPH0671004B2 (ja) | 1994-09-07 |
Family
ID=17671447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28388685A Expired - Lifetime JPH0671004B2 (ja) | 1985-12-16 | 1985-12-16 | バイポ−ラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0671004B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666322B2 (ja) * | 1987-10-20 | 1994-08-24 | 日本電気株式会社 | ヘテロ接合バイポーラトランジスタの製造方法 |
| GB2278727B (en) * | 1993-06-02 | 1997-04-09 | Nec Corp | Bipolar transistor circuit |
| US8530933B2 (en) | 2008-10-10 | 2013-09-10 | National Institute Of Advanced Industrial Science And Technology | Photo transistor |
-
1985
- 1985-12-16 JP JP28388685A patent/JPH0671004B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62141770A (ja) | 1987-06-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |