JPH0671005B2 - バイポ−ラトランジスタ - Google Patents
バイポ−ラトランジスタInfo
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- JPH0671005B2 JPH0671005B2 JP28388785A JP28388785A JPH0671005B2 JP H0671005 B2 JPH0671005 B2 JP H0671005B2 JP 28388785 A JP28388785 A JP 28388785A JP 28388785 A JP28388785 A JP 28388785A JP H0671005 B2 JPH0671005 B2 JP H0671005B2
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- semiconductor layer
- semiconductor
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体ヘテロ接合界面を利用した、高速性及
び高周波性に優れた半導体装置に関するものである。
び高周波性に優れた半導体装置に関するものである。
（従来技術） ヘテロ接合バイポーラトランジスタは、超高周波、超高
速素子として期待されてさかんに研究、開発が行なわれ
ている。このトランジスタの代表的な構造は第２図の断
面構造図に示すようにベースのp+層４表面及びエミッタ
・ベース接合部を露出させp+ベース電極３を形成したも
のである。第３図は素子動作時におけるエミッタ電極直
下のエネルギーバンド図を示している。ここでECは伝導
帯下端のエネルギー準位、EFはフェルミ準位、EVは価電
子帯上端のエネルギー準位を表わしている。第２図に示
したヘテロ接合トランジスタにおいてはエミッタ電極
（ｎ型オーミック電極）１からベース層（ｐ型の第２の
半導体層）４に注入される電子のほとんどがコレクタ電
極（ｎ型オーミック電極）７に到達するのに対し、ベー
ス電極３からエミッタ層（ｎ型の第１の半導体層）２に
注入される正孔９はベース層４に比べ大きなエネルギー
ギャップを有したエミッタ層２のため極めて少なくな
る。従って例えばエミッタ接地時の電流増幅率hFEは極
めて大きなものとなる。
速素子として期待されてさかんに研究、開発が行なわれ
ている。このトランジスタの代表的な構造は第２図の断
面構造図に示すようにベースのp+層４表面及びエミッタ
・ベース接合部を露出させp+ベース電極３を形成したも
のである。第３図は素子動作時におけるエミッタ電極直
下のエネルギーバンド図を示している。ここでECは伝導
帯下端のエネルギー準位、EFはフェルミ準位、EVは価電
子帯上端のエネルギー準位を表わしている。第２図に示
したヘテロ接合トランジスタにおいてはエミッタ電極
（ｎ型オーミック電極）１からベース層（ｐ型の第２の
半導体層）４に注入される電子のほとんどがコレクタ電
極（ｎ型オーミック電極）７に到達するのに対し、ベー
ス電極３からエミッタ層（ｎ型の第１の半導体層）２に
注入される正孔９はベース層４に比べ大きなエネルギー
ギャップを有したエミッタ層２のため極めて少なくな
る。従って例えばエミッタ接地時の電流増幅率hFEは極
めて大きなものとなる。
（発明が解決しようとする問題点） 第２図に示したヘテロ接合バイポーラトランジスタにお
いてベースのp+層及びベース・エミッタ接合部は表面に
露出している。このためその領域において表面準位11が
多く存在し、この準位11をかいして、ベース層内の少数
キャリアである電子は表面再結合により一部消失する。
エミッタサイズを小さくしていった場合この影響が大き
くなり電流増幅率は低下する（59年秋応用物理学会予稿
集15a-H-4、p530）。これを解決する一つの方法として
グレーティドベース構造を用いその内部電界により生成
再結合電流を減少させる試みがなされたが低電流領域で
はまだ十分とはいえない（第32回応用物理学関係連合講
演会講演予稿集1p-V-9、p583）。
いてベースのp+層及びベース・エミッタ接合部は表面に
露出している。このためその領域において表面準位11が
多く存在し、この準位11をかいして、ベース層内の少数
キャリアである電子は表面再結合により一部消失する。
エミッタサイズを小さくしていった場合この影響が大き
くなり電流増幅率は低下する（59年秋応用物理学会予稿
集15a-H-4、p530）。これを解決する一つの方法として
グレーティドベース構造を用いその内部電界により生成
再結合電流を減少させる試みがなされたが低電流領域で
はまだ十分とはいえない（第32回応用物理学関係連合講
演会講演予稿集1p-V-9、p583）。
本発明の目的はヘテロ接合バイポーラトランジスタにお
ける表面及び界面をかいする生成再結合電流を減少させ
素子の微細化、高性能化を可能にする素子構造を提供す
るものである。
ける表面及び界面をかいする生成再結合電流を減少させ
素子の微細化、高性能化を可能にする素子構造を提供す
るものである。
（問題点を解決するための手段） 本発明によればnpn型のヘテロ接合バイポーラトランジ
スタにおいてエミッタ・ベース接合露出表面およびエミ
ッタ層近傍のベース層表面にベースの半導体より電子親
和力とバンドギャップの和が大きい高抵抗あるいはp-の
半導体を形成することを特徴とするバイポーラトランジ
スタが得られる。
スタにおいてエミッタ・ベース接合露出表面およびエミ
ッタ層近傍のベース層表面にベースの半導体より電子親
和力とバンドギャップの和が大きい高抵抗あるいはp-の
半導体を形成することを特徴とするバイポーラトランジ
スタが得られる。
（作用） 以下第１図の断面構造を参照しつつ本発明の原理と特有
の作用効果を明らかにする。
の作用効果を明らかにする。
第１図において１はｎ型オーミック電極（エミッタ電
極）、２はｐ型の第２の半導体層４より電子親和力とエ
ネルギーギャップの和が大きいｎ型の第１の半導体層、
３はｐ型のオーミック電極（ベース電極）、４はｐ型の
第２の半導体層、５はｎ型の第３の半導体層、６はｎ型
の第４の半導体層、７はｎ型オーミック電極（コレクタ
電極）、10はｐ型の第２の半導体層４より電子親和力と
バンドギャップの和が大きい高抵抗あるいはp-の半導体
層である。第４図は従来構造（ａ）及び本発明の構造
（ｂ）のｐ型の第２の半導体層４の表面付近のバンド図
である。電子と正孔が再結合する速度Ｖは、正孔と電子
の捕獲断面積をσ、キャリアの速度をVth、トラップ密
度をNt、正孔の濃度をｐ、電子の濃度をｎ、真性キャリ
ア濃度をniとすると（１）式で表わされる。
極）、２はｐ型の第２の半導体層４より電子親和力とエ
ネルギーギャップの和が大きいｎ型の第１の半導体層、
３はｐ型のオーミック電極（ベース電極）、４はｐ型の
第２の半導体層、５はｎ型の第３の半導体層、６はｎ型
の第４の半導体層、７はｎ型オーミック電極（コレクタ
電極）、10はｐ型の第２の半導体層４より電子親和力と
バンドギャップの和が大きい高抵抗あるいはp-の半導体
層である。第４図は従来構造（ａ）及び本発明の構造
（ｂ）のｐ型の第２の半導体層４の表面付近のバンド図
である。電子と正孔が再結合する速度Ｖは、正孔と電子
の捕獲断面積をσ、キャリアの速度をVth、トラップ密
度をNt、正孔の濃度をｐ、電子の濃度をｎ、真性キャリ
ア濃度をniとすると（１）式で表わされる。
従来構造（ａ）ではｐ型半導体表面に存在する多くの表
面準位が再結合中心となりｐ型半導体中の正孔は、接合
部表面付近でｎ型半導体２から注入された電子と再結合
する。素子の微細化のためエミッタサイズを小さくして
いった場合この影響が大きくなり電流増幅率が低下す
る。本発明による（ｂ）構造では、ｐ型の第２の半導体
層に比べ、電子親和力とエネルギーギャップの和が大き
い高抵抗あるいはp-の半導体層10でｐ型の第２の半導体
層４の周辺をおおえば、両者のヘテロ接合界面に生じる
正孔に対する障壁により、正孔の半導体層10の表面への
拡散は大幅に減少する。このため表面準位をかいして再
結合する電流は大幅に減少し、エミッタサイズを小さく
しても電流増幅率は低下しない。このことから本発明に
より素子の微細化が可能となり高速性及び高周波特性に
優れた半導体装置が得られることが明らかである。
面準位が再結合中心となりｐ型半導体中の正孔は、接合
部表面付近でｎ型半導体２から注入された電子と再結合
する。素子の微細化のためエミッタサイズを小さくして
いった場合この影響が大きくなり電流増幅率が低下す
る。本発明による（ｂ）構造では、ｐ型の第２の半導体
層に比べ、電子親和力とエネルギーギャップの和が大き
い高抵抗あるいはp-の半導体層10でｐ型の第２の半導体
層４の周辺をおおえば、両者のヘテロ接合界面に生じる
正孔に対する障壁により、正孔の半導体層10の表面への
拡散は大幅に減少する。このため表面準位をかいして再
結合する電流は大幅に減少し、エミッタサイズを小さく
しても電流増幅率は低下しない。このことから本発明に
より素子の微細化が可能となり高速性及び高周波特性に
優れた半導体装置が得られることが明らかである。
（実施例） 次に本発明の実施例について説明する。本実施例におけ
るヘテロ接合バイポーラの模式的構造断面図は第１図と
同様である。本実施例において６としてn+GaAs基板を、
５としてドナー不純物密度が５×1016cm-3、膜厚4000Å
のｎ型GaAs4としてアクセプタ不純物密度１×1019c
m-3、膜厚500ÅでAlの組成比ｘが５層との界面に向かっ
て0.3から０に変化するｐ型AlxGa1-xAs層、２としてド
ナー不純物密度が５×1017cm-3で膜厚2000Åのｎ型Al
0.3Ga0.7As層とAlの組成ｘがオーミック電極方向にむか
い0.3から０に変化する膜厚500Åｎ型AlxGa1-xAs層とド
ナー不純物密度５×1018cm-3膜厚3000Åのｎ型GaAsから
なる層、１および７としてAuGe/Niオーミック電極、３
としてAuZnによるｐ型オーミック電極、３としてAuZnに
よるｐ型オーミック電極を形成する。さらに10として不
純物密度１×1014cm-3、厚さ2000Åのp-ZnSeを形成し
た。本実施例において４のｐ型半導体層中で電子は内部
電界によって加速され半導体中を高速で通過するため正
孔との再結合確率は減少し、さらに表面はｐ型の第２の
半導体層４より電子親和力とバンドギャップの和が大き
いp-−ZnSe層でおおわれているためヘテロ界面に約1.24
eVの正孔に対する障壁ができ正孔は表面に拡散せず表面
準位を介した再結合電流を大きく減少できた。これによ
り素子を微細化しても電流増幅率は低下せず素子の微細
化、高性能化が可能となった。
るヘテロ接合バイポーラの模式的構造断面図は第１図と
同様である。本実施例において６としてn+GaAs基板を、
５としてドナー不純物密度が５×1016cm-3、膜厚4000Å
のｎ型GaAs4としてアクセプタ不純物密度１×1019c
m-3、膜厚500ÅでAlの組成比ｘが５層との界面に向かっ
て0.3から０に変化するｐ型AlxGa1-xAs層、２としてド
ナー不純物密度が５×1017cm-3で膜厚2000Åのｎ型Al
0.3Ga0.7As層とAlの組成ｘがオーミック電極方向にむか
い0.3から０に変化する膜厚500Åｎ型AlxGa1-xAs層とド
ナー不純物密度５×1018cm-3膜厚3000Åのｎ型GaAsから
なる層、１および７としてAuGe/Niオーミック電極、３
としてAuZnによるｐ型オーミック電極、３としてAuZnに
よるｐ型オーミック電極を形成する。さらに10として不
純物密度１×1014cm-3、厚さ2000Åのp-ZnSeを形成し
た。本実施例において４のｐ型半導体層中で電子は内部
電界によって加速され半導体中を高速で通過するため正
孔との再結合確率は減少し、さらに表面はｐ型の第２の
半導体層４より電子親和力とバンドギャップの和が大き
いp-−ZnSe層でおおわれているためヘテロ界面に約1.24
eVの正孔に対する障壁ができ正孔は表面に拡散せず表面
準位を介した再結合電流を大きく減少できた。これによ
り素子を微細化しても電流増幅率は低下せず素子の微細
化、高性能化が可能となった。
（発明の効果） 以上本発明によればヘテロ接合バイポーラトランジスタ
において素子の露出した接合周辺部にベース層の半導体
より電子親和力とバンド・ギャップの和が大きい高抵抗
あるいはp-の半導体層を形成することによりベース層表
面に正孔が拡散することを防ぎ表面準位をかいする再結
合電流をおさえることができる。このため素子の微細化
に伴なう電流増幅率の低下はなくなり素子の微細化、高
性能化が可能となった。
において素子の露出した接合周辺部にベース層の半導体
より電子親和力とバンド・ギャップの和が大きい高抵抗
あるいはp-の半導体層を形成することによりベース層表
面に正孔が拡散することを防ぎ表面準位をかいする再結
合電流をおさえることができる。このため素子の微細化
に伴なう電流増幅率の低下はなくなり素子の微細化、高
性能化が可能となった。
【図面の簡単な説明】 第１図は本発明によるヘテロ接合バイポーラトランジス
タの断面構造図を示したものである。 第２図は従来構造のヘテロ接合バイポーラトランジスタ
の断面構造図を示したものである。 第３図は第２図においてエミッタ電極直下のエネルギー
バンド構造を示したものである。 第４図（ａ），（ｂ）は各々従来構造および本発明にお
けるｐ型半導体層の露出表面付近のエネルギーバンド図
である。ここで 1:n型オーミック電極（エミッタ電極）、2:n型の第１の
半導体層、3:p型オーミック電極（ベース電極）、4:p型
の第２の半導体層、5:n型の第３の半導体層、6:n型の第
４の半導体層、7:n型オーミック電極（コレクタ電
極）、8:電子
タの断面構造図を示したものである。 第２図は従来構造のヘテロ接合バイポーラトランジスタ
の断面構造図を示したものである。 第３図は第２図においてエミッタ電極直下のエネルギー
バンド構造を示したものである。 第４図（ａ），（ｂ）は各々従来構造および本発明にお
けるｐ型半導体層の露出表面付近のエネルギーバンド図
である。ここで 1:n型オーミック電極（エミッタ電極）、2:n型の第１の
半導体層、3:p型オーミック電極（ベース電極）、4:p型
の第２の半導体層、5:n型の第３の半導体層、6:n型の第
４の半導体層、7:n型オーミック電極（コレクタ電
極）、8:電子
Claims (1)
- 【請求項１】npn型のヘテロ接合バイポーラトランジス
タにおいて、エミッタ・ベース接合露出表面およびエミ
ッタ層近傍のベース層表面にベースの半導体より電子親
和力とバンドギャップの和が大きい高抵抗あるいはp-の
半導体層を形成することを特徴とするバイポーラトラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28388785A JPH0671005B2 (ja) | 1985-12-16 | 1985-12-16 | バイポ−ラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28388785A JPH0671005B2 (ja) | 1985-12-16 | 1985-12-16 | バイポ−ラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62141771A JPS62141771A (ja) | 1987-06-25 |
| JPH0671005B2 true JPH0671005B2 (ja) | 1994-09-07 |
Family
ID=17671460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28388785A Expired - Fee Related JPH0671005B2 (ja) | 1985-12-16 | 1985-12-16 | バイポ−ラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0671005B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2278727B (en) * | 1993-06-02 | 1997-04-09 | Nec Corp | Bipolar transistor circuit |
-
1985
- 1985-12-16 JP JP28388785A patent/JPH0671005B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62141771A (ja) | 1987-06-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |