JPH0750714B2 - バイポーラトランジスタ - Google Patents
バイポーラトランジスタInfo
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- JPH0750714B2 JPH0750714B2 JP59014651A JP1465184A JPH0750714B2 JP H0750714 B2 JPH0750714 B2 JP H0750714B2 JP 59014651 A JP59014651 A JP 59014651A JP 1465184 A JP1465184 A JP 1465184A JP H0750714 B2 JPH0750714 B2 JP H0750714B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
- H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
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- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は順方向電流の流れにくいPNヘテロ接合を利用し
たヘテロ接合バイポーラトランジスターのスイッチング
特性の改良に関するものである。
たヘテロ接合バイポーラトランジスターのスイッチング
特性の改良に関するものである。
（従来技術とその問題点） バイポーラトランジスターは超高速のデバイスとして大
型コンピュータ等に広く用いられているが、スイッチン
グにおける飽和が、例えばT2L回路でのスピードをおく
らせ、ECL回路では飽和をさけるために電源電圧が高く
大電力となって高集積化をはばみシステム速度の高速化
の障害をはばんでいる。
型コンピュータ等に広く用いられているが、スイッチン
グにおける飽和が、例えばT2L回路でのスピードをおく
らせ、ECL回路では飽和をさけるために電源電圧が高く
大電力となって高集積化をはばみシステム速度の高速化
の障害をはばんでいる。
一つの解決策としてショットキバリヤによる飽和の除去
があるが論理振幅が小さくなり種々の問題点が生ずる。
これに対してコレクターにヘテロ接合を用いる方法が提
案された。第１図はその原理を示すものである。広いバ
ンドギャップのｎ型エミッター１、狭いバンドギャップ
のｐ型ベース２、広いバンドギャップのｎ型コレクター
３から構成されている。第１図（ａ）の素子ではスイッ
チング回路でベース・コレクターが順方向にバイアスさ
れた時も、ベースの正孔がコレクターに注入されず、従
って正孔がコレクターに蓄積されることによるスイッチ
オフでのおくれをなくすことが出来る。しかし、この構
造ではトランジスタが活性領域にある時、エミッターか
ら注入された電子が、ベースコレクター間が逆バイアス
されている時でもベースとコレクターの伝導帯のバリヤ
ー４によってはばまれ、コレクターに電子が集まらな
い。
があるが論理振幅が小さくなり種々の問題点が生ずる。
これに対してコレクターにヘテロ接合を用いる方法が提
案された。第１図はその原理を示すものである。広いバ
ンドギャップのｎ型エミッター１、狭いバンドギャップ
のｐ型ベース２、広いバンドギャップのｎ型コレクター
３から構成されている。第１図（ａ）の素子ではスイッ
チング回路でベース・コレクターが順方向にバイアスさ
れた時も、ベースの正孔がコレクターに注入されず、従
って正孔がコレクターに蓄積されることによるスイッチ
オフでのおくれをなくすことが出来る。しかし、この構
造ではトランジスタが活性領域にある時、エミッターか
ら注入された電子が、ベースコレクター間が逆バイアス
されている時でもベースとコレクターの伝導帯のバリヤ
ー４によってはばまれ、コレクターに電子が集まらな
い。
これをさけるためにベースコレクター間を第１図（ｂ）
の８のようにgradedなバンドギャップにする構造が考え
られている。しかしこうすると前述の正孔の蓄積効果の
防止効果も弱まってしまう。この構造のもう一つの問題
点はコレクターが広いバンドギャップであるために必ず
しもコレクターの大電流を流す伝導度が得られにくく、
いわゆるKirk効果が問題になると思われる。
の８のようにgradedなバンドギャップにする構造が考え
られている。しかしこうすると前述の正孔の蓄積効果の
防止効果も弱まってしまう。この構造のもう一つの問題
点はコレクターが広いバンドギャップであるために必ず
しもコレクターの大電流を流す伝導度が得られにくく、
いわゆるKirk効果が問題になると思われる。
（発明の目的） こうした問題点を解決する構造のバイポーラトランジス
タを提供するものである。
タを提供するものである。
（実施例） 第２図は本発明の第１の実施例のバンド図である。トラ
ンジスターはｎ型ワイドギャップエミッター1,p型狭ギ
ャップベース2,n型コレクター３で構成されている。こ
の場合ベース２とコレクター３には本発明のPNヘテロ接
合を用い、図に示すようにバンド不連続（ステップ）を
形成する。このPNヘテロ接合は順方向にバイアスした場
合、バイアス電圧がかなり高くならないと少数キャリヤ
ーの注入が起らない。電子の注入の始るバイアス電圧は
Ｐ型のバンドギャップとヘテロ界面での伝導帯のバンド
不連続量の和になる。一方正孔の注入が始るバイアス電
圧はＮ型のバンドギャップとヘテロ界面での価電子帯の
不連続量の和になる。即ちヘテロ界面のバンドギャップ
の不連続よってヘテロPN接合の順方向電流が流れ始める
電圧が高くなり、この電圧以下ではヘテロPN接合は順方
向電流が流れないと考えてよい。このようなヘテロPN接
合をコレクター、ベース間に使用するとトランジスター
が活性領域にある時はベース・コレクターの逆バイアス
によってエミッタから注入された電子はコレクターにス
ムースに吸い込まれる。一方飽和動作領域にある時はベ
ース・コレクターが順方向にバイアスされた時、ベース
からコレクターへの正孔の注入がないばかりでなく、コ
レクターからベースへの電子の注入もない。しかも、ベ
ースもコレクターも高濃度にドープしても順方向の注入
が起こらないので、ベース抵抗とコレクター抵抗を抵く
することが出来る。
ンジスターはｎ型ワイドギャップエミッター1,p型狭ギ
ャップベース2,n型コレクター３で構成されている。こ
の場合ベース２とコレクター３には本発明のPNヘテロ接
合を用い、図に示すようにバンド不連続（ステップ）を
形成する。このPNヘテロ接合は順方向にバイアスした場
合、バイアス電圧がかなり高くならないと少数キャリヤ
ーの注入が起らない。電子の注入の始るバイアス電圧は
Ｐ型のバンドギャップとヘテロ界面での伝導帯のバンド
不連続量の和になる。一方正孔の注入が始るバイアス電
圧はＮ型のバンドギャップとヘテロ界面での価電子帯の
不連続量の和になる。即ちヘテロ界面のバンドギャップ
の不連続よってヘテロPN接合の順方向電流が流れ始める
電圧が高くなり、この電圧以下ではヘテロPN接合は順方
向電流が流れないと考えてよい。このようなヘテロPN接
合をコレクター、ベース間に使用するとトランジスター
が活性領域にある時はベース・コレクターの逆バイアス
によってエミッタから注入された電子はコレクターにス
ムースに吸い込まれる。一方飽和動作領域にある時はベ
ース・コレクターが順方向にバイアスされた時、ベース
からコレクターへの正孔の注入がないばかりでなく、コ
レクターからベースへの電子の注入もない。しかも、ベ
ースもコレクターも高濃度にドープしても順方向の注入
が起こらないので、ベース抵抗とコレクター抵抗を抵く
することが出来る。
第３図にこのようなトランジスターのヘテロ構造を作る
例を示す。図のたて軸にGaAsの価電子帯のトップ（3
1′）を０としたエネルギーをとり、GaAs,AlAs,GaSb,In
Pの伝導帯及び価電子帯のエネルギー（それぞれ31−3
1′,32−32′,33−33′,34−34′）を示したものであ
る。横軸には、これらの半導体の格子定数を示してい
る。
例を示す。図のたて軸にGaAsの価電子帯のトップ（3
1′）を０としたエネルギーをとり、GaAs,AlAs,GaSb,In
Pの伝導帯及び価電子帯のエネルギー（それぞれ31−3
1′,32−32′,33−33′,34−34′）を示したものであ
る。横軸には、これらの半導体の格子定数を示してい
る。
今、格子定数がほぼ一致し、且つエネルギーバンドが第
２図のようになるヘテロ接合を作るためにAlAsとGaSbの
混合を作り、伝導帯，価電子帯及び格子定数が35−35′
に来るようにする。又GaAsとGaSbの混晶で同様に36−3
6′のようなものを作る。今35−35′の混晶をエミッタ
ー１に、36−36′の混晶をベース２に、ベースよりバン
ドギャップが広い34−34′のInPをコレクター３にす
る。これらをそれぞれｎ型,p型,n型にドープするには、
それぞれSi,Zn,Siをドープすればよい。このような方法
によって、第２図のようなバンド構造のヘテロバイポー
ラトランジスタを作ることが出来る。
２図のようになるヘテロ接合を作るためにAlAsとGaSbの
混合を作り、伝導帯，価電子帯及び格子定数が35−35′
に来るようにする。又GaAsとGaSbの混晶で同様に36−3
6′のようなものを作る。今35−35′の混晶をエミッタ
ー１に、36−36′の混晶をベース２に、ベースよりバン
ドギャップが広い34−34′のInPをコレクター３にす
る。これらをそれぞれｎ型,p型,n型にドープするには、
それぞれSi,Zn,Siをドープすればよい。このような方法
によって、第２図のようなバンド構造のヘテロバイポー
ラトランジスタを作ることが出来る。
第４図（ａ）にこの発明（npn型）におけるベース・コ
レクターの間のバンド構造をより詳しく書くと、第４図
（ａ）と第４図（ｂ）の２つの場合を考える。
レクターの間のバンド構造をより詳しく書くと、第４図
（ａ）と第４図（ｂ）の２つの場合を考える。
組成が不連続に変化するヘテロ接合の界面近傍における
バンドの形は以下のように決まる。
バンドの形は以下のように決まる。
先ず、真空レベルと伝導帯の底とのエネルギー差をxC、
真空レベルと価電子帯の上端とのエネルギー差をxVとす
る。そして、ベース領域（図の左側）とコレクター領域
（図の右側）にそれぞれＢ、Ｃの添字をつけることにす
ると、ヘテロ接合界面における垂直なバンドの不連続は
それぞれΔEC＝xCC−xCB、ΔEV＝xVC−xVBで与えられ
る。他方界面が接触して熱平衡状態により、ベースコレ
クターのフェルミレベルが一致した時のバルク内部にお
けるベースとコレクターの伝導帯の位置をそれぞれECB
（内部）、ECC（内部）と書くことにし、又バルク内部
におけるベースとコレクターの価電子帯の位置をE
VB（内部）、EVC（内部）と書くことにすると、これら
はドーピング（フェルミレベルの位置）とバンドギャッ
プの幅で決まる。
真空レベルと価電子帯の上端とのエネルギー差をxVとす
る。そして、ベース領域（図の左側）とコレクター領域
（図の右側）にそれぞれＢ、Ｃの添字をつけることにす
ると、ヘテロ接合界面における垂直なバンドの不連続は
それぞれΔEC＝xCC−xCB、ΔEV＝xVC−xVBで与えられ
る。他方界面が接触して熱平衡状態により、ベースコレ
クターのフェルミレベルが一致した時のバルク内部にお
けるベースとコレクターの伝導帯の位置をそれぞれECB
（内部）、ECC（内部）と書くことにし、又バルク内部
におけるベースとコレクターの価電子帯の位置をE
VB（内部）、EVC（内部）と書くことにすると、これら
はドーピング（フェルミレベルの位置）とバンドギャッ
プの幅で決まる。
これらの伝導帯及び価電子帯における差をそれぞれΔEC
（内部）＝ECC（内部）−ECB（内部）、ΔEV（内部）＝
EVC（内部）−EVB（内部）と書く。
（内部）＝ECC（内部）−ECB（内部）、ΔEV（内部）＝
EVC（内部）−EVB（内部）と書く。
すると、第４図（ａ）はΔEC＞ΔEC（内部）、ΔEV＞Δ
EV（内部）となる場合であり、第４図（ｂ）はΔEC＜Δ
EC（内部）、ΔEV＜ΔEV（内部）となる場合である。し
かし、第４図（ａ）、（ｂ）のいずれの場合にしても、
ヘテロ接合界面で生じる不連続なステップはΔEC＞０か
つΔEV＞０であり、本発明のnpn型の場合では、ヘテロ
接合界面で生じる不連続なステップがΔEC＞０、ΔEV＞
０の両方を満足し、ベースとコレクタの接合が組成が不
連続に変化するヘテロ接合であることを発明の本質とし
ている。これにより、コレクタへの正孔の蓄積を防止し
つつ、電子の注入効率を良くすることができる。
EV（内部）となる場合であり、第４図（ｂ）はΔEC＜Δ
EC（内部）、ΔEV＜ΔEV（内部）となる場合である。し
かし、第４図（ａ）、（ｂ）のいずれの場合にしても、
ヘテロ接合界面で生じる不連続なステップはΔEC＞０か
つΔEV＞０であり、本発明のnpn型の場合では、ヘテロ
接合界面で生じる不連続なステップがΔEC＞０、ΔEV＞
０の両方を満足し、ベースとコレクタの接合が組成が不
連続に変化するヘテロ接合であることを発明の本質とし
ている。これにより、コレクタへの正孔の蓄積を防止し
つつ、電子の注入効率を良くすることができる。
以上のnpn型の場合について述べたが、考え方はpnpでも
同じである。又ヘテロ接合に混晶を用いたが、単結晶で
よい組合せが見されれば、それによっても可能である。
又結晶族としてはIII−Ｖ系のみを考えたが、IV族や、I
I−VI族の単結晶及びこれらの混晶の組合せによっても
実現出来れば、本発明のトランジスターが実現出来る。
同じである。又ヘテロ接合に混晶を用いたが、単結晶で
よい組合せが見されれば、それによっても可能である。
又結晶族としてはIII−Ｖ系のみを考えたが、IV族や、I
I−VI族の単結晶及びこれらの混晶の組合せによっても
実現出来れば、本発明のトランジスターが実現出来る。
以上、実施例は全てベースの半導体に対してエミッタに
広いバンドギャップの半導体のヘテロ接合を用いたが、
本発明は同一バンドギャップ半導体のエミッタとコレク
ターについても適用し得る。
広いバンドギャップの半導体のヘテロ接合を用いたが、
本発明は同一バンドギャップ半導体のエミッタとコレク
ターについても適用し得る。
第１図（ａ），（ｂ）は従来のヘテロ接合コレクターの
バンド図。第２図は第１の実施例のヘテロ接合コレクタ
ーのバンド図。第３図は第２図のバンド図を実現するた
めの混晶の組成を決定する図。第４図（ａ），（ｂ），
は本発明のヘテロ接合コレクターのバンド図。 1,5……エミッタ、2,6……ベース、3,7……コレクタ、4
4……中間層、８……グレーデッド層。
バンド図。第２図は第１の実施例のヘテロ接合コレクタ
ーのバンド図。第３図は第２図のバンド図を実現するた
めの混晶の組成を決定する図。第４図（ａ），（ｂ），
は本発明のヘテロ接合コレクターのバンド図。 1,5……エミッタ、2,6……ベース、3,7……コレクタ、4
4……中間層、８……グレーデッド層。
Claims (1)
- 【請求項１】ベースとコレクタの接合がヘテロ接合から
なるバイポーラトランジスタのベースとコレクタの接合
において、 前記ヘテロ接合界面で生じる不連続なステップが、NPN
型の場合は真空レベルと伝導帯の底とのエネルギ差がベ
ース側でコレクタ側より小さく、しかも真空レベルと価
電子帯上端とのエネルギ差がベース側でコレクタ側より
小さく、PNP型の場合は真空レベルと伝導帯の底とのエ
ネルギ差がベース側でコレクタ側より大きく、しかも真
空レベルと価電子帯上端のエネルギ差がベース側でコレ
クタ側より大きく、 かつコレクタのバンドギャップがベースのバンドギャッ
プより広いことを特徴とするベースとコレクタの接合が
ヘテロ接合からなるバイポーラトランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59014651A JPH0750714B2 (ja) | 1984-01-30 | 1984-01-30 | バイポーラトランジスタ |
| US06/696,336 US4670767A (en) | 1984-01-30 | 1985-01-30 | Hetero-junction bipolar transistor having a high switching speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59014651A JPH0750714B2 (ja) | 1984-01-30 | 1984-01-30 | バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60160166A JPS60160166A (ja) | 1985-08-21 |
| JPH0750714B2 true JPH0750714B2 (ja) | 1995-05-31 |
Family
ID=11867104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59014651A Expired - Lifetime JPH0750714B2 (ja) | 1984-01-30 | 1984-01-30 | バイポーラトランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4670767A (ja) |
| JP (1) | JPH0750714B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2647824B2 (ja) * | 1984-08-10 | 1997-08-27 | 三洋電機株式会社 | 半導体積層構造 |
| JPS62224969A (ja) * | 1986-03-27 | 1987-10-02 | Agency Of Ind Science & Technol | 半導体装置 |
| US4717681A (en) * | 1986-05-19 | 1988-01-05 | Texas Instruments Incorporated | Method of making a heterojunction bipolar transistor with SIPOS |
| CA1274900A (en) * | 1987-01-05 | 1990-10-02 | Nec Corporation | Field-effect transistor and the same associated with an optical semiconductor device |
| US4829343A (en) * | 1987-07-17 | 1989-05-09 | American Telephone & Telegraph Company, At&T Bell Laboratories | Hot electron transistor |
| US5064772A (en) * | 1988-08-31 | 1991-11-12 | International Business Machines Corporation | Bipolar transistor integrated circuit technology |
| US4967253A (en) * | 1988-08-31 | 1990-10-30 | International Business Machines Corporation | Bipolar transistor integrated circuit technology |
| US5164800A (en) * | 1990-08-30 | 1992-11-17 | Sumitomo Electric Industries, Ltd. | Semiconductor device |
| US6992337B2 (en) * | 2004-04-02 | 2006-01-31 | Agilent Technologies, Inc. | Gallium arsenide antimonide (GaAsSB)/indium phosphide (InP) heterojunction bipolar transistor (HBT) having reduced tunneling probability |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039076A (ja) * | 1973-08-08 | 1975-04-10 | ||
| US4173763A (en) * | 1977-06-09 | 1979-11-06 | International Business Machines Corporation | Heterojunction tunneling base transistor |
| JPS5946103B2 (ja) * | 1980-03-10 | 1984-11-10 | 日本電信電話株式会社 | トランジスタ |
-
1984
- 1984-01-30 JP JP59014651A patent/JPH0750714B2/ja not_active Expired - Lifetime
-
1985
- 1985-01-30 US US06/696,336 patent/US4670767A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60160166A (ja) | 1985-08-21 |
| US4670767A (en) | 1987-06-02 |
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