JPH05259178A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05259178A JPH05259178A JP5839792A JP5839792A JPH05259178A JP H05259178 A JPH05259178 A JP H05259178A JP 5839792 A JP5839792 A JP 5839792A JP 5839792 A JP5839792 A JP 5839792A JP H05259178 A JPH05259178 A JP H05259178A
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Abstract
(57)【要約】
【目的】本発明は、電流増幅率ｈFEを低下させることな
く、外部ベース領域の大きさを縮小して、ベース抵抗を
小さくすることができる半導体装置及びその製造方法を
提供することを目的とする。 【構成】ｐ型Ｓｉ基板１０表面にｎ+ 型コレクタ埋込み
領域１２が形成され、ｎ+ 型コレクタ埋込み領域１２上
にはｎ- 型コレクタ領域１６が形成されている。ｎ- 型
コレクタ領域１６上に、Ｓｉからなるｐ型真性ベース領
域１８及びＳｉの伝導帯下端Ｅｃより高い伝導帯下端Ｅ
ｃをもつＳｉＣからなるｐ型外部ベース領域２０が形成
されている。ｐ型真性ベース領域１８表面にはｎ型エミ
ッタ拡散領域２４が形成されている。ｎ型エミッタ拡散
領域２４に接続するエミッタ電極２８、ｐ型外部ベース
領域２０に接続するベース電極３０、ｎ+ 型コレクタ埋
め込み領域１２に接続するコレクタ電極３２がそれぞれ
形成されている。
く、外部ベース領域の大きさを縮小して、ベース抵抗を
小さくすることができる半導体装置及びその製造方法を
提供することを目的とする。 【構成】ｐ型Ｓｉ基板１０表面にｎ+ 型コレクタ埋込み
領域１２が形成され、ｎ+ 型コレクタ埋込み領域１２上
にはｎ- 型コレクタ領域１６が形成されている。ｎ- 型
コレクタ領域１６上に、Ｓｉからなるｐ型真性ベース領
域１８及びＳｉの伝導帯下端Ｅｃより高い伝導帯下端Ｅ
ｃをもつＳｉＣからなるｐ型外部ベース領域２０が形成
されている。ｐ型真性ベース領域１８表面にはｎ型エミ
ッタ拡散領域２４が形成されている。ｎ型エミッタ拡散
領域２４に接続するエミッタ電極２８、ｐ型外部ベース
領域２０に接続するベース電極３０、ｎ+ 型コレクタ埋
め込み領域１２に接続するコレクタ電極３２がそれぞれ
形成されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特にＥＣＬ（Emitter CoupledLogic ）回
路などに使用されるバイポーラトランジスタ及びその製
造方法に関する。
方法に係り、特にＥＣＬ（Emitter CoupledLogic ）回
路などに使用されるバイポーラトランジスタ及びその製
造方法に関する。
【０００２】
【従来の技術】ＥＣＬ回路などのバイポーラトランジス
タ回路の動作速度を上げる一つの方法として、ベース抵
抗を小さくする方法がある。拡散容量を増やさずにベー
ス抵抗を小さくするには、ベースの不純物濃度を高くす
る必要がある。しかし、ベースの不純物濃度を高くする
と、ベースからエミッタへ逆注入する正孔が多くなり、
エミッタ接地電流増幅率ｈFEが低下する。この電流増幅
率ｈFEが低下すると、負荷容量を充放電するのに時間が
かかるようになり、回路の動作速度は逆に低下する。そ
こで、電流増幅率ｈFEを低下させないでベース抵抗を小
さくする必要がある。
タ回路の動作速度を上げる一つの方法として、ベース抵
抗を小さくする方法がある。拡散容量を増やさずにベー
ス抵抗を小さくするには、ベースの不純物濃度を高くす
る必要がある。しかし、ベースの不純物濃度を高くする
と、ベースからエミッタへ逆注入する正孔が多くなり、
エミッタ接地電流増幅率ｈFEが低下する。この電流増幅
率ｈFEが低下すると、負荷容量を充放電するのに時間が
かかるようになり、回路の動作速度は逆に低下する。そ
こで、電流増幅率ｈFEを低下させないでベース抵抗を小
さくする必要がある。
【０００３】ここで、電流増幅率ｈFEが低下するメカニ
ズムを簡単に述べる。例えばｎｐｎバイポーラトランジ
スタにおいて、エミッタ電流ＪE 並びにこのエミッタ電
流ＪE のうち、エミッタからベースに注入する電子によ
り流れる電子電流Ｊｎ及びベースからエミッタに注入す
る正孔により流れる正孔電流Ｊｐは、それぞれ以下の式
で表される。
ズムを簡単に述べる。例えばｎｐｎバイポーラトランジ
スタにおいて、エミッタ電流ＪE 並びにこのエミッタ電
流ＪE のうち、エミッタからベースに注入する電子によ
り流れる電子電流Ｊｎ及びベースからエミッタに注入す
る正孔により流れる正孔電流Ｊｐは、それぞれ以下の式
で表される。
【０００４】ＪE ＝Ｊｎ＋Ｊｐ Ｊｎ＝Ａ（ｎi 2 ／Ｎａ） exp（ｑＶ／ｋＴ） Ｊｐ＝Ａ（ｎi 2 ／Ｎｄ） exp（ｑＶ／ｋＴ） 但し、Ａはエミッタ面積、ｎi は真性キャリア濃度、Ｎ
ａはベースの不純物濃度、Ｎｄはエミッタの不純物濃度
である。
ａはベースの不純物濃度、Ｎｄはエミッタの不純物濃度
である。
【０００５】通常、ベース電流ＪB の成分はＪｐであ
り、また、コレクタ電流ＪC は、 ＪC ＝ＪE −ＪB であるため、電流増幅率ｈFEは次のようになる。 ｈFE＝ＪC ／ＪB ＝Ｊｎ／Ｊｐ ＝Ｎｄ／Ｎａ 従来のｎｐｎバイポーラトランジスタでは、 Ｎｄ＝１０20ｃｍ-3 Ｎａ＝１０18ｃｍ-3 であるため、 ｈFE＝１００ となる。
り、また、コレクタ電流ＪC は、 ＪC ＝ＪE −ＪB であるため、電流増幅率ｈFEは次のようになる。 ｈFE＝ＪC ／ＪB ＝Ｊｎ／Ｊｐ ＝Ｎｄ／Ｎａ 従来のｎｐｎバイポーラトランジスタでは、 Ｎｄ＝１０20ｃｍ-3 Ｎａ＝１０18ｃｍ-3 であるため、 ｈFE＝１００ となる。
【０００６】上記の式から明らかなように、ベース抵抗
を小さくするためにベースの不純物濃度Ｎａを高くする
と、電流増幅率ｈFEが低下することになる。このような
電流増幅率ｈFEの低下を抑制する方法として、エミッタ
・ベース間にヘテロ接合を形成し、エミッタのバンドギ
ャップをベースのバンドギャップより広くしたＨＢＴ
（ヘテロバイポーラトランジスタ）がある。
を小さくするためにベースの不純物濃度Ｎａを高くする
と、電流増幅率ｈFEが低下することになる。このような
電流増幅率ｈFEの低下を抑制する方法として、エミッタ
・ベース間にヘテロ接合を形成し、エミッタのバンドギ
ャップをベースのバンドギャップより広くしたＨＢＴ
（ヘテロバイポーラトランジスタ）がある。
【０００７】この原理は以下のように説明できる。エミ
ッタのバンドギャップΔＥｇが広いと、エミッタにおけ
る真性キャリア濃度はｎi exp（−ΔＥｇ／２ｋＴ）に
なる。従って、電子電流Ｊｎに変化はないが、正孔電流
Ｊｐは， Ｊｐ＝Ａ（ｎi 2 ／Ｎｄ） exp（−ΔＥｇ／ｋＴ） exp（ｑＶ／ｋＴ） となる。従って、電流増幅率ｈFEは、 ｈFE＝（Ｎｄ／Ｎａ） exp（ΔＥｇ／ｋＴ） となる。
ッタのバンドギャップΔＥｇが広いと、エミッタにおけ
る真性キャリア濃度はｎi exp（−ΔＥｇ／２ｋＴ）に
なる。従って、電子電流Ｊｎに変化はないが、正孔電流
Ｊｐは， Ｊｐ＝Ａ（ｎi 2 ／Ｎｄ） exp（−ΔＥｇ／ｋＴ） exp（ｑＶ／ｋＴ） となる。従って、電流増幅率ｈFEは、 ｈFE＝（Ｎｄ／Ｎａ） exp（ΔＥｇ／ｋＴ） となる。
【０００８】即ち、ベースの不純物濃度Ｎａを高くして
も、エミッタのバンドギャップΔＥｇが広ければ、 exp
（ΔＥｇ／ｋＴ）が大きくなるため、電流増幅率ｈFEは
低下しない。従って、電流増幅率ｈFEを高く保持しつつ
ベースの不純物濃度Ｎａを高くして、ベース抵抗を小さ
くすることができる。
も、エミッタのバンドギャップΔＥｇが広ければ、 exp
（ΔＥｇ／ｋＴ）が大きくなるため、電流増幅率ｈFEは
低下しない。従って、電流増幅率ｈFEを高く保持しつつ
ベースの不純物濃度Ｎａを高くして、ベース抵抗を小さ
くすることができる。
【０００９】
【発明が解決しようとする課題】しかしながら、以上の
ベース抵抗についての議論は、バイポーラトランジスタ
の１次元的動作解析に基づくものであり、実際のベース
抵抗を求めるには、平面方向の広がりを考慮した解析が
必要となる。即ち、バイポーラトランジスタのベースに
は、エミッタと接している真性ベース領域の他に、ベー
ス電極を取り付けるための外部ベース領域があるため、
ベース抵抗は外部ベース抵抗と内部ベース抵抗との和と
なる。従って、ベース抵抗を小さくするためには、ＨＢ
Ｔ等を用いて内部ベース抵抗を小さくするだけでなく、
外部ベース抵抗を小さくしなくてはならない。
ベース抵抗についての議論は、バイポーラトランジスタ
の１次元的動作解析に基づくものであり、実際のベース
抵抗を求めるには、平面方向の広がりを考慮した解析が
必要となる。即ち、バイポーラトランジスタのベースに
は、エミッタと接している真性ベース領域の他に、ベー
ス電極を取り付けるための外部ベース領域があるため、
ベース抵抗は外部ベース抵抗と内部ベース抵抗との和と
なる。従って、ベース抵抗を小さくするためには、ＨＢ
Ｔ等を用いて内部ベース抵抗を小さくするだけでなく、
外部ベース抵抗を小さくしなくてはならない。
【００１０】この外部ベース抵抗を小さくする方法とし
て、外部ベース領域の大きさを縮小し、真正ベース領域
からベース電極までの距離を短縮することが考えられる
が、しかしこの場合、エミッタからベースに注入された
電子が外部ベース領域を通ってベース電極に流れ込み易
くなり、その結果、ベース電流ＪB が増大して電流増幅
率ｈFEが低下するという問題が生じる。
て、外部ベース領域の大きさを縮小し、真正ベース領域
からベース電極までの距離を短縮することが考えられる
が、しかしこの場合、エミッタからベースに注入された
電子が外部ベース領域を通ってベース電極に流れ込み易
くなり、その結果、ベース電流ＪB が増大して電流増幅
率ｈFEが低下するという問題が生じる。
【００１１】そこで本発明は、電流増幅率ｈFEを低下さ
せることなく、外部ベース領域の大きさを縮小して、ベ
ース抵抗を小さくすることができる半導体装置及びその
製造方法を提供することを目的とする。
せることなく、外部ベース領域の大きさを縮小して、ベ
ース抵抗を小さくすることができる半導体装置及びその
製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記課題は、第１導電型
のエミッタ領域と、前記エミッタ領域に接して設けられ
た第２導電型の真正ベース領域と、前記真性ベース領域
に接続する第２導電型の外部ベース領域と、前記真性ベ
ース領域に接して設けられた第１導電型のコレクタ領域
とを有する半導体装置において、前記真性ベース領域と
前記外部ベース領域とがヘテロ接合をなし、前記ヘテロ
接合が、前記エミッタ領域から前記真性ベース領域に注
入されて前記外部ベース領域に流れ込むキャリアに対す
る障壁を形成していることを特徴とする半導体装置によ
って達成される。
のエミッタ領域と、前記エミッタ領域に接して設けられ
た第２導電型の真正ベース領域と、前記真性ベース領域
に接続する第２導電型の外部ベース領域と、前記真性ベ
ース領域に接して設けられた第１導電型のコレクタ領域
とを有する半導体装置において、前記真性ベース領域と
前記外部ベース領域とがヘテロ接合をなし、前記ヘテロ
接合が、前記エミッタ領域から前記真性ベース領域に注
入されて前記外部ベース領域に流れ込むキャリアに対す
る障壁を形成していることを特徴とする半導体装置によ
って達成される。
【００１３】また、上記の半導体装置において、前記エ
ミッタ領域及び前記コレクタ領域がｎ型半導体からな
り、前記真性ベース領域及び前記外部ベース領域がｐ型
半導体からなり、前記外部ベース領域の伝導帯下端が、
前記真性ベース領域の伝導帯下端より、高い位置にある
ことを特徴とする半導体装置によって達成される。ま
た、上記の半導体装置において、前記エミッタ領域及び
前記コレクタ領域がｐ型半導体からなり、前記真性ベー
ス領域及び前記外部ベース領域がｎ型半導体からなり、
前記外部ベース領域の価電子帯上端が、前記真性ベース
領域の価電子帯上端より、低い位置にあることを特徴と
する半導体装置によって達成される。
ミッタ領域及び前記コレクタ領域がｎ型半導体からな
り、前記真性ベース領域及び前記外部ベース領域がｐ型
半導体からなり、前記外部ベース領域の伝導帯下端が、
前記真性ベース領域の伝導帯下端より、高い位置にある
ことを特徴とする半導体装置によって達成される。ま
た、上記の半導体装置において、前記エミッタ領域及び
前記コレクタ領域がｐ型半導体からなり、前記真性ベー
ス領域及び前記外部ベース領域がｎ型半導体からなり、
前記外部ベース領域の価電子帯上端が、前記真性ベース
領域の価電子帯上端より、低い位置にあることを特徴と
する半導体装置によって達成される。
【００１４】更に、上記課題は、半導体基板上に、ｎ型
コレクタ領域を形成する第１の工程と、前記ｎ型コレク
タ領域上に、ｐ型外部ベース領域を形成する第２の工程
と、前記ｐ型外部ベース領域上に絶縁層を形成した後、
前記絶縁層及び前記ｐ型外部ベース領域を選択的にエッ
チング除去して、前記ｎ型コレクタ領域上に開口部を形
成する第３の工程と、前記開口部内の前記ｎ型コレクタ
領域上に、前記ｐ型外部ベース領域の伝導帯下端より低
い伝導帯下端をもつｐ型真性ベース領域を形成する第４
の工程と、前記ｐ型真性ベース領域表面に、ｎ型エミッ
タ領域を形成する第５の工程とを有することを特徴とす
る半導体装置の製造方法によって達成される。
コレクタ領域を形成する第１の工程と、前記ｎ型コレク
タ領域上に、ｐ型外部ベース領域を形成する第２の工程
と、前記ｐ型外部ベース領域上に絶縁層を形成した後、
前記絶縁層及び前記ｐ型外部ベース領域を選択的にエッ
チング除去して、前記ｎ型コレクタ領域上に開口部を形
成する第３の工程と、前記開口部内の前記ｎ型コレクタ
領域上に、前記ｐ型外部ベース領域の伝導帯下端より低
い伝導帯下端をもつｐ型真性ベース領域を形成する第４
の工程と、前記ｐ型真性ベース領域表面に、ｎ型エミッ
タ領域を形成する第５の工程とを有することを特徴とす
る半導体装置の製造方法によって達成される。
【００１５】また、半導体基板上に、ｐ型コレクタ領域
を形成する第１の工程と、前記ｐ型コレクタ領域上に、
ｎ型外部ベース領域を形成する第２の工程と、前記ｎ型
外部ベース領域上に絶縁層を形成した後、前記絶縁層及
び前記ｎ型外部ベース領域を選択的にエッチング除去し
て、前記ｐ型コレクタ領域上に開口部を形成する第３の
工程と、前記開口部内の前記ｐ型コレクタ領域上に、前
記ｎ型外部ベース領域の価電子帯上端より高い価電子帯
上端をもつｎ型真性ベース領域を形成する第４の工程
と、前記ｎ型真性ベース領域表面に、ｐ型エミッタ領域
を形成する第５の工程とを有することを特徴とする半導
体装置の製造方法によって達成される。
を形成する第１の工程と、前記ｐ型コレクタ領域上に、
ｎ型外部ベース領域を形成する第２の工程と、前記ｎ型
外部ベース領域上に絶縁層を形成した後、前記絶縁層及
び前記ｎ型外部ベース領域を選択的にエッチング除去し
て、前記ｐ型コレクタ領域上に開口部を形成する第３の
工程と、前記開口部内の前記ｐ型コレクタ領域上に、前
記ｎ型外部ベース領域の価電子帯上端より高い価電子帯
上端をもつｎ型真性ベース領域を形成する第４の工程
と、前記ｎ型真性ベース領域表面に、ｐ型エミッタ領域
を形成する第５の工程とを有することを特徴とする半導
体装置の製造方法によって達成される。
【００１６】また、上記の半導体装置の製造方法におい
て、前記第５の工程が、前記開口部内の前記絶縁層側壁
にサイドウォールを形成した後、前記第２の絶縁層及び
前記サイドウォールをマスクとして、前記ｐ型又はｎ型
真性ベース領域表面にｎ型又はｐ型不純物を添加して、
ｎ型又はｐ型エミッタ領域を形成する工程であることを
特徴とする半導体装置の製造方法によって達成される。
て、前記第５の工程が、前記開口部内の前記絶縁層側壁
にサイドウォールを形成した後、前記第２の絶縁層及び
前記サイドウォールをマスクとして、前記ｐ型又はｎ型
真性ベース領域表面にｎ型又はｐ型不純物を添加して、
ｎ型又はｐ型エミッタ領域を形成する工程であることを
特徴とする半導体装置の製造方法によって達成される。
【００１７】
【作用】本発明は、真性ベース領域と外部ベース領域と
がヘテロ接合をなし、このヘテロ接合におけるエネルギ
ーギャップが、エミッタ領域から真性ベース領域に注入
され外部ベース領域に流れ込むキャリアに対する障壁を
形成しているため、このキャリアが真性ベース領域から
外部ベース領域に流れ込むことを抑制することができ
る。
がヘテロ接合をなし、このヘテロ接合におけるエネルギ
ーギャップが、エミッタ領域から真性ベース領域に注入
され外部ベース領域に流れ込むキャリアに対する障壁を
形成しているため、このキャリアが真性ベース領域から
外部ベース領域に流れ込むことを抑制することができ
る。
【００１８】従って、ベース電流ＪB の増大による電流
増幅率ｈFEの低下を招くことなく、外部ベース領域の大
きさを縮小し、即ち真正ベース領域からベース電極まで
の距離を短縮して、ベース抵抗を小さくすることが可能
となる。
増幅率ｈFEの低下を招くことなく、外部ベース領域の大
きさを縮小し、即ち真正ベース領域からベース電極まで
の距離を短縮して、ベース抵抗を小さくすることが可能
となる。
【００１９】
【実施例】以下、本発明を図示する実施例に基づいて具
体的に説明する。図１は本発明の一実施例によるｎｐｎ
バイポーラトランジスタを示す断面図である。例えばｐ
型Ｓｉ（シリコン）基板１０表面にｎ+ 型コレクタ埋込
み領域１２が形成されている。また、ｐ型Ｓｉ基板１０
上及びｎ+ 型コレクタ埋込み領域１２上には、ＳｉＯ2
膜（シリコン酸化膜）１６が形成されている。そしてこ
のＳｉＯ2 膜１６に形成された開口部内のｎ+ 型コレク
タ埋込み領域１２上に、ｎ- 型コレクタ領域１４が形成
されている。こうしてｎ- 型コレクタ領域１４とｎ+ 型
コレクタ埋込み領域１２とからコレクタ領域が構成され
ている。
体的に説明する。図１は本発明の一実施例によるｎｐｎ
バイポーラトランジスタを示す断面図である。例えばｐ
型Ｓｉ（シリコン）基板１０表面にｎ+ 型コレクタ埋込
み領域１２が形成されている。また、ｐ型Ｓｉ基板１０
上及びｎ+ 型コレクタ埋込み領域１２上には、ＳｉＯ2
膜（シリコン酸化膜）１６が形成されている。そしてこ
のＳｉＯ2 膜１６に形成された開口部内のｎ+ 型コレク
タ埋込み領域１２上に、ｎ- 型コレクタ領域１４が形成
されている。こうしてｎ- 型コレクタ領域１４とｎ+ 型
コレクタ埋込み領域１２とからコレクタ領域が構成され
ている。
【００２０】また、ｎ- 型コレクタ領域１４上には、厚
さ２００ｎｍのｐ型真性ベース領域１８及びこのｐ型真
性ベース領域１８に接続する厚さ２００ｎｍのｐ型外部
ベース領域２０が形成されている。こうしてｐ型真性ベ
ース領域１８とｐ型外部ベース領域２０とからベース領
域が構成されている。そしてここで、ｐ型真性ベース領
域１８がＳｉからなり、ｐ型外部ベース領域２０がＳｉ
Ｃからなり、ＳｉＣの伝導帯下端ＥｃがＳｉの伝導帯下
端Ｅｃより高い位置にある点に本実施例の特徴がある。
さ２００ｎｍのｐ型真性ベース領域１８及びこのｐ型真
性ベース領域１８に接続する厚さ２００ｎｍのｐ型外部
ベース領域２０が形成されている。こうしてｐ型真性ベ
ース領域１８とｐ型外部ベース領域２０とからベース領
域が構成されている。そしてここで、ｐ型真性ベース領
域１８がＳｉからなり、ｐ型外部ベース領域２０がＳｉ
Ｃからなり、ＳｉＣの伝導帯下端ＥｃがＳｉの伝導帯下
端Ｅｃより高い位置にある点に本実施例の特徴がある。
【００２１】また、ｐ型真性ベース領域１８表面には、
ｎ型エミッタ拡散領域２４が形成されている。そしてｐ
型真性ベース領域１８上及びｐ型外部ベース領域２０上
にはＳｉＯ2 膜２６が形成されており、このＳｉＯ2 膜
２６に開口されたコンタクト窓を介して、ｎ型エミッタ
拡散領域２４に接続するエミッタ電極２８が形成されて
いる。更に、ＳｉＯ2 膜２６に開口されたコンタクト窓
を介してｐ型外部ベース領域２０に接続するベース電極
３０が形成され、ＳｉＯ2 膜１６、２６に開口されたコ
ンタクト窓を介してｎ+ 型コレクタ埋込み領域１２に接
続するコレクタ電極３２がそれぞれ形成されている。
ｎ型エミッタ拡散領域２４が形成されている。そしてｐ
型真性ベース領域１８上及びｐ型外部ベース領域２０上
にはＳｉＯ2 膜２６が形成されており、このＳｉＯ2 膜
２６に開口されたコンタクト窓を介して、ｎ型エミッタ
拡散領域２４に接続するエミッタ電極２８が形成されて
いる。更に、ＳｉＯ2 膜２６に開口されたコンタクト窓
を介してｐ型外部ベース領域２０に接続するベース電極
３０が形成され、ＳｉＯ2 膜１６、２６に開口されたコ
ンタクト窓を介してｎ+ 型コレクタ埋込み領域１２に接
続するコレクタ電極３２がそれぞれ形成されている。
【００２２】次に、図２を用いて、動作を説明する。図
２は図１のｎｐｎバイポーラトランジスタのｐ型真性ベ
ース領域１８とｐ型外部ベース領域２０とから構成され
るベース領域のＡＡ′線方向におけるエネルギーバンド
図である。このエネルギーバンド図から明らかなよう
に、Ｓｉからなるｐ型真性ベース領域１８とＳｉＣから
なるｐ型外部ベース領域２０とがヘテロ接合をなしてい
る。そしてこのヘテロ接合において、ｐ型外部ベース領
域２０の伝導帯下端Ｅｃが、ｐ型真性ベース領域１８の
伝導帯下端Ｅｃより、エネルギーギャップΔＥｃだけ高
い位置にある。
２は図１のｎｐｎバイポーラトランジスタのｐ型真性ベ
ース領域１８とｐ型外部ベース領域２０とから構成され
るベース領域のＡＡ′線方向におけるエネルギーバンド
図である。このエネルギーバンド図から明らかなよう
に、Ｓｉからなるｐ型真性ベース領域１８とＳｉＣから
なるｐ型外部ベース領域２０とがヘテロ接合をなしてい
る。そしてこのヘテロ接合において、ｐ型外部ベース領
域２０の伝導帯下端Ｅｃが、ｐ型真性ベース領域１８の
伝導帯下端Ｅｃより、エネルギーギャップΔＥｃだけ高
い位置にある。
【００２３】このため、ｎ型エミッタ拡散領域２４から
ｐ型真性ベース領域１８に注入されてｐ型外部ベース領
域２０を通ってベース電極３０へ向かう電子に対し、ｐ
型外部ベース領域２０とｐ型真性ベース領域１８とのヘ
テロ接合におけるエネルギーギャップΔＥｃが障壁とな
る。従って、ｐ型真性ベース領域１８に注入された電子
がｐ型真性ベース領域１８からｐ型外部ベース領域２０
に流れ込むことが抑制される。その結果、ｐ型外部ベー
ス領域２０の大きさを縮小し、ｐ型真性ベース領域１８
からベース電極３０までの距離を短縮しても、ベース電
流ＪB が増大して電流増幅率ｈFEが低下することを防止
することができる。
ｐ型真性ベース領域１８に注入されてｐ型外部ベース領
域２０を通ってベース電極３０へ向かう電子に対し、ｐ
型外部ベース領域２０とｐ型真性ベース領域１８とのヘ
テロ接合におけるエネルギーギャップΔＥｃが障壁とな
る。従って、ｐ型真性ベース領域１８に注入された電子
がｐ型真性ベース領域１８からｐ型外部ベース領域２０
に流れ込むことが抑制される。その結果、ｐ型外部ベー
ス領域２０の大きさを縮小し、ｐ型真性ベース領域１８
からベース電極３０までの距離を短縮しても、ベース電
流ＪB が増大して電流増幅率ｈFEが低下することを防止
することができる。
【００２４】次に、図１のｎｐｎバイポーラトランジス
タの製造方法を、図３及び図４の工程図を用いて説明す
る。 図３（ａ）参照； ｐ型Ｓｉ基板１０表面にｎ型不純物
を選択的に拡散して、ｎ+ 型コレクタ埋込み領域１２を
形成する。続いて、ｐ型Ｓｉ基板１０表面及びｎ+ 型コ
レクタ埋込み領域１２表面を酸化して、ＳｉＯ2 膜１４
を形成した後、このＳｉＯ2 膜１４を選択的にエッチン
グ除去して、ｎ+ 型コレクタ埋込み領域１２上に開口部
を形成する。そしてこの開口部内のｎ+ 型コレクタ埋込
み領域１２上に、ｎ- 型コレクタ領域１６をエピタキシ
ャル成長させる。
タの製造方法を、図３及び図４の工程図を用いて説明す
る。 図３（ａ）参照； ｐ型Ｓｉ基板１０表面にｎ型不純物
を選択的に拡散して、ｎ+ 型コレクタ埋込み領域１２を
形成する。続いて、ｐ型Ｓｉ基板１０表面及びｎ+ 型コ
レクタ埋込み領域１２表面を酸化して、ＳｉＯ2 膜１４
を形成した後、このＳｉＯ2 膜１４を選択的にエッチン
グ除去して、ｎ+ 型コレクタ埋込み領域１２上に開口部
を形成する。そしてこの開口部内のｎ+ 型コレクタ埋込
み領域１２上に、ｎ- 型コレクタ領域１６をエピタキシ
ャル成長させる。
【００２５】図３（ｂ）参照； ｎ- 型コレクタ領域１
６表面を含む全面に、Ｓｉの伝導帯下端Ｅｃより高い伝
導帯下端Ｅｃをもつ材料、例えば厚さ２００ｎｍのＳｉ
Ｃ層を、Ｂ（ボロン）などのｐ型不純物を混入させてエ
ピタキシャル成長する。そしてこのＳｉＣ層を所定の形
状にパターニングして、ｐ型外部ベース領域２０を形成
する。
６表面を含む全面に、Ｓｉの伝導帯下端Ｅｃより高い伝
導帯下端Ｅｃをもつ材料、例えば厚さ２００ｎｍのＳｉ
Ｃ層を、Ｂ（ボロン）などのｐ型不純物を混入させてエ
ピタキシャル成長する。そしてこのＳｉＣ層を所定の形
状にパターニングして、ｐ型外部ベース領域２０を形成
する。
【００２６】図３（ｃ）参照； 全面に、厚さ２００ｎ
ｍのＳｉＯ2 膜２６ａを形成する。続いて、このＳｉＯ
2 膜２６ａ及びｐ型外部ベース領域２０を選択的にエッ
チング除去して、ｎ- 型コレクタ領域１６上に開口部３
４を形成する。 図４（ａ）参照； 開口部３４内のｎ- 型コレクタ領域
１６上に、Ｓｉからなり、Ｂなどのｐ型不純物を混入さ
せた厚さ２００ｎｍのｐ型真性ベース領域１８をエピタ
キシャル成長させる。
ｍのＳｉＯ2 膜２６ａを形成する。続いて、このＳｉＯ
2 膜２６ａ及びｐ型外部ベース領域２０を選択的にエッ
チング除去して、ｎ- 型コレクタ領域１６上に開口部３
４を形成する。 図４（ａ）参照； 開口部３４内のｎ- 型コレクタ領域
１６上に、Ｓｉからなり、Ｂなどのｐ型不純物を混入さ
せた厚さ２００ｎｍのｐ型真性ベース領域１８をエピタ
キシャル成長させる。
【００２７】図４（ｂ）参照； 開口部３４内のＳｉＯ
2 膜２６ａ側壁に、ＳｉＯ2 膜からなるサイドウォール
２６ｂを形成する。こうしてＳｉＯ2 膜２６ａ及びサイ
ドウォール２６ｂからなるＳｉＯ2 膜を形成する。 図４（ｃ）参照； 全面に、Ａｓ（砒素）などのｎ型不
純物が混入させたポリシリコン層を堆積した後、所定の
形状にパターニングしてエミッタ電極２８を形成する。
更に、熱工程によりエミッタ電極２８からＡｓをｐ型真
性ベース領域１８表面に拡散させて、ｎ型エミッタ拡散
領域２４を形成する。
2 膜２６ａ側壁に、ＳｉＯ2 膜からなるサイドウォール
２６ｂを形成する。こうしてＳｉＯ2 膜２６ａ及びサイ
ドウォール２６ｂからなるＳｉＯ2 膜を形成する。 図４（ｃ）参照； 全面に、Ａｓ（砒素）などのｎ型不
純物が混入させたポリシリコン層を堆積した後、所定の
形状にパターニングしてエミッタ電極２８を形成する。
更に、熱工程によりエミッタ電極２８からＡｓをｐ型真
性ベース領域１８表面に拡散させて、ｎ型エミッタ拡散
領域２４を形成する。
【００２８】続いて、ＳｉＯ2 膜２６に開口したコンタ
クト窓を介してｐ型外部ベース領域２０に接続するベー
ス電極３０を形成し、ＳｉＯ2 膜１４、２６ａに開口し
たコンタクト窓を介してｎ+ 型コレクタ埋込み領域１２
に接続するコレクタ電極３２を形成する。こうして図１
のｎｐｎバイポーラトランジスタを作製する。このよう
に本実施例によれば、Ｓｉからなるｐ型真性ベース領域
１８とＳｉＣからなるｐ型外部ベース領域２０とがヘテ
ロ接合をなし、このヘテロ接合においてｐ型外部ベース
領域２０の伝導帯下端Ｅｃがｐ型真性ベース領域１８の
伝導帯下端ＥｃよりエネルギーギャップΔＥｃだけ高い
位置にあることにより、このエネルギーギャップΔＥｃ
がｎ型エミッタ拡散領域２４からｐ型真性ベース領域１
８に注入されてｐ型外部ベース領域２０を通ってベース
電極３０へ向かう電子に対して障壁となるため、ｐ型真
性ベース領域１８に注入された電子がｐ型真性ベース領
域１８からｐ型外部ベース領域２０に流れ込むことが抑
制される。
クト窓を介してｐ型外部ベース領域２０に接続するベー
ス電極３０を形成し、ＳｉＯ2 膜１４、２６ａに開口し
たコンタクト窓を介してｎ+ 型コレクタ埋込み領域１２
に接続するコレクタ電極３２を形成する。こうして図１
のｎｐｎバイポーラトランジスタを作製する。このよう
に本実施例によれば、Ｓｉからなるｐ型真性ベース領域
１８とＳｉＣからなるｐ型外部ベース領域２０とがヘテ
ロ接合をなし、このヘテロ接合においてｐ型外部ベース
領域２０の伝導帯下端Ｅｃがｐ型真性ベース領域１８の
伝導帯下端ＥｃよりエネルギーギャップΔＥｃだけ高い
位置にあることにより、このエネルギーギャップΔＥｃ
がｎ型エミッタ拡散領域２４からｐ型真性ベース領域１
８に注入されてｐ型外部ベース領域２０を通ってベース
電極３０へ向かう電子に対して障壁となるため、ｐ型真
性ベース領域１８に注入された電子がｐ型真性ベース領
域１８からｐ型外部ベース領域２０に流れ込むことが抑
制される。
【００２９】従って、ベース電流ＪB の増大による電流
増幅率ｈFEの低下を招くことなく、ｐ型真性ベース領域
１８からベース電極３０までの距離を短縮し、即ちｐ型
外部ベース領域２０の大きさを縮小してベース抵抗を小
さくし、ＥＣＬ回路などのバイポーラトランジスタ回路
の動作速度を上げることが可能となる。なお、上記実施
例においては、ｐ型真性ベース領域１８にＳｉを用い、
ｐ型外部ベース領域２０にＳｉＣを用いているが、この
組み合わせに限定する必要はなく、例えばｐ型外部ベー
ス領域２０にＳｉを用い、ｐ型真性ベース領域１８にＳ
ｉの伝導帯下端Ｅｃよりも低い伝導帯下端ＥｃをもつＳ
ｉＧｅを用いる組み合わせでもよい。
増幅率ｈFEの低下を招くことなく、ｐ型真性ベース領域
１８からベース電極３０までの距離を短縮し、即ちｐ型
外部ベース領域２０の大きさを縮小してベース抵抗を小
さくし、ＥＣＬ回路などのバイポーラトランジスタ回路
の動作速度を上げることが可能となる。なお、上記実施
例においては、ｐ型真性ベース領域１８にＳｉを用い、
ｐ型外部ベース領域２０にＳｉＣを用いているが、この
組み合わせに限定する必要はなく、例えばｐ型外部ベー
ス領域２０にＳｉを用い、ｐ型真性ベース領域１８にＳ
ｉの伝導帯下端Ｅｃよりも低い伝導帯下端ＥｃをもつＳ
ｉＧｅを用いる組み合わせでもよい。
【００３０】この場合においても、ＳｉＧｅからなるｐ
型真性ベース領域１８とＳｉからなるｐ型外部ベース領
域２０との間のヘテロ接合において、ｐ型外部ベース領
域２０の伝導帯下端Ｅｃがｐ型真性ベース領域１８の伝
導帯下端Ｅｃより高いことによるエネルギーギャップΔ
Ｅｃが、ｐ型真性ベース領域１８からｐ型外部ベース領
域２０に流れ込む電子に対する障壁となるため、上記実
施例と同様の効果を奏することができる。
型真性ベース領域１８とＳｉからなるｐ型外部ベース領
域２０との間のヘテロ接合において、ｐ型外部ベース領
域２０の伝導帯下端Ｅｃがｐ型真性ベース領域１８の伝
導帯下端Ｅｃより高いことによるエネルギーギャップΔ
Ｅｃが、ｐ型真性ベース領域１８からｐ型外部ベース領
域２０に流れ込む電子に対する障壁となるため、上記実
施例と同様の効果を奏することができる。
【００３１】また、上記実施例においては、ｎｐｎバイ
ポーラトランジスタの場合について述べたが、本発明は
ｐｎｐバイポーラトランジスタに適用することも可能で
あることはいうまでもない。この場合、ｎ型真性ベース
領域及びｎ型外部ベース領域の材料として、ｎ型外部ベ
ース領域の価電子帯上端Ｅｖが真性ベース領域の価電子
帯上端Ｅｖより低くなるような半導体を選択する必要が
ある。これにより、ｎ型真性ベース領域とｎ型外部ベー
ス領域との間のヘテロ接合において形成されるエネルギ
ーギャップΔＥｖが，ｐ型エミッタ拡散領域からｎ型真
性ベース領域に注入されてｎ型外部ベース領域を通って
ベース電極へ向かう正孔に対して障壁となるため、この
正孔がｎ型真性ベース領域からｎ型外部ベース領域に流
れ込むことが抑制される。従って、上記実施例と同様の
効果を奏することができる。
ポーラトランジスタの場合について述べたが、本発明は
ｐｎｐバイポーラトランジスタに適用することも可能で
あることはいうまでもない。この場合、ｎ型真性ベース
領域及びｎ型外部ベース領域の材料として、ｎ型外部ベ
ース領域の価電子帯上端Ｅｖが真性ベース領域の価電子
帯上端Ｅｖより低くなるような半導体を選択する必要が
ある。これにより、ｎ型真性ベース領域とｎ型外部ベー
ス領域との間のヘテロ接合において形成されるエネルギ
ーギャップΔＥｖが，ｐ型エミッタ拡散領域からｎ型真
性ベース領域に注入されてｎ型外部ベース領域を通って
ベース電極へ向かう正孔に対して障壁となるため、この
正孔がｎ型真性ベース領域からｎ型外部ベース領域に流
れ込むことが抑制される。従って、上記実施例と同様の
効果を奏することができる。
【００３２】
【発明の効果】以上のように本発明によれば、真性ベー
ス領域と外部ベース領域とがヘテロ接合をなしており、
このヘテロ接合におけるエネルギーギャップが、エミッ
タ領域から真性ベース領域に注入され外部ベース領域に
流れ込むキャリアに対する障壁を形成していることによ
り、このキャリアが真性ベース領域から外部ベース領域
に流れ込むことを抑制することができるため、ベース電
流ＪB の増大による電流増幅率ｈFEの低下を招くことな
く、外部ベース領域の大きさを縮小してベース抵抗を小
さくすることができる。従って、ＥＣＬ回路などのバイ
ポーラトランジスタ回路の動作速度を上げることが可能
となる。
ス領域と外部ベース領域とがヘテロ接合をなしており、
このヘテロ接合におけるエネルギーギャップが、エミッ
タ領域から真性ベース領域に注入され外部ベース領域に
流れ込むキャリアに対する障壁を形成していることによ
り、このキャリアが真性ベース領域から外部ベース領域
に流れ込むことを抑制することができるため、ベース電
流ＪB の増大による電流増幅率ｈFEの低下を招くことな
く、外部ベース領域の大きさを縮小してベース抵抗を小
さくすることができる。従って、ＥＣＬ回路などのバイ
ポーラトランジスタ回路の動作速度を上げることが可能
となる。
【図１】本発明の一実施例によるｎｐｎバイポーラトラ
ンジスタを示す断面図である。
ンジスタを示す断面図である。
【図２】図１のｎｐｎバイポーラトランジスタのｐ型真
性ベース領域とｐ型外部ベース領域とから構成されるベ
ース領域のＡＡ′線方向におけるエネルギーバンド図で
ある。
性ベース領域とｐ型外部ベース領域とから構成されるベ
ース領域のＡＡ′線方向におけるエネルギーバンド図で
ある。
【図３】図１のｎｐｎバイポーラトランジスタの製造方
法を説明するための工程図（その１）である。
法を説明するための工程図（その１）である。
【図４】図１のｎｐｎバイポーラトランジスタの製造方
法を説明するための工程図（その２）である。
法を説明するための工程図（その２）である。
１０…ｐ型Ｓｉ基板 １２…ｎ+ 型コレクタ埋込み領域 １４…ＳｉＯ2 膜 １６…ｎ- 型コレクタ領域 １８…ｐ型真性ベース領域 ２０…ｐ型外部ベース領域 ２４…ｎ型エミッタ拡散領域 ２６…ＳｉＯ2 膜 ２６ａ…ＳｉＯ2 膜 ２６ｂ…サイドウォール ２８…エミッタ電極 ３０…ベース電極 ３２…コレクタ電極 ３４…開口部
Claims (6)
- 【請求項１】 第１導電型のエミッタ領域と、前記エミ
ッタ領域に接して設けられた第２導電型の真正ベース領
域と、前記真性ベース領域に接続する第２導電型の外部
ベース領域と、前記真性ベース領域に接して設けられた
第１導電型のコレクタ領域とを有する半導体装置におい
て、 前記真性ベース領域と前記外部ベース領域とがヘテロ接
合をなし、前記ヘテロ接合が、前記エミッタ領域から前
記真性ベース領域に注入されて前記外部ベース領域に流
れ込むキャリアに対する障壁を形成していることを特徴
とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記エミッタ領域及び前記コレクタ領域がｎ型半導体か
らなり、 前記真性ベース領域及び前記外部ベース領域がｐ型半導
体からなり、 前記外部ベース領域の伝導帯下端が、前記真性ベース領
域の伝導帯下端より、高い位置にあることを特徴とする
半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 前記エミッタ領域及び前記コレクタ領域がｐ型半導体か
らなり、 前記真性ベース領域及び前記外部ベース領域がｎ型半導
体からなり、 前記外部ベース領域の価電子帯上端が、前記真性ベース
領域の価電子帯上端より、低い位置にあることを特徴と
する半導体装置。 - 【請求項４】 半導体基板上に、ｎ型コレクタ領域を形
成する第１の工程と、 前記ｎ型コレクタ領域上に、ｐ型外部ベース領域を形成
する第２の工程と、 前記ｐ型外部ベース領域上に絶縁層を形成した後、前記
絶縁層及び前記ｐ型外部ベース領域を選択的にエッチン
グ除去して、前記ｎ型コレクタ領域上に開口部を形成す
る第３の工程と、 前記開口部内の前記ｎ型コレクタ領域上に、前記ｐ型外
部ベース領域の伝導帯下端より低い伝導帯下端をもつｐ
型真性ベース領域を形成する第４の工程と、 前記ｐ型真性ベース領域表面に、ｎ型エミッタ領域を形
成する第５の工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項５】 半導体基板上に、ｐ型コレクタ領域を形
成する第１の工程と、 前記ｐ型コレクタ領域上に、ｎ型外部ベース領域を形成
する第２の工程と、 前記ｎ型外部ベース領域上に絶縁層を形成した後、前記
絶縁層及び前記ｎ型外部ベース領域を選択的にエッチン
グ除去して、前記ｐ型コレクタ領域上に開口部を形成す
る第３の工程と、 前記開口部内の前記ｐ型コレクタ領域上に、前記ｎ型外
部ベース領域の価電子帯上端より高い価電子帯上端をも
つｎ型真性ベース領域を形成する第４の工程と、 前記ｎ型真性ベース領域表面に、ｐ型エミッタ領域を形
成する第５の工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項６】 請求項４又は５記載の半導体装置の製造
方法において、 前記第５の工程が、前記開口部内の前記絶縁層側壁にサ
イドウォールを形成した後、前記第２の絶縁層及び前記
サイドウォールをマスクとして、前記ｐ型又はｎ型真性
ベース領域表面にｎ型又はｐ型不純物を添加して、ｎ型
又はｐ型エミッタ領域を形成する工程であることを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5839792A JPH05259178A (ja) | 1992-03-16 | 1992-03-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5839792A JPH05259178A (ja) | 1992-03-16 | 1992-03-16 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259178A true JPH05259178A (ja) | 1993-10-08 |
Family
ID=13083224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5839792A Withdrawn JPH05259178A (ja) | 1992-03-16 | 1992-03-16 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259178A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008135775A (ja) * | 2001-06-11 | 2008-06-12 | Internatl Business Mach Corp <Ibm> | ＳｉＧｅバイポーラの歩留りを向上させるＣ打込み |
-
1992
- 1992-03-16 JP JP5839792A patent/JPH05259178A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008135775A (ja) * | 2001-06-11 | 2008-06-12 | Internatl Business Mach Corp <Ibm> | ＳｉＧｅバイポーラの歩留りを向上させるＣ打込み |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |