JPS62141772A - バイポ−ラトランジスタ - Google Patents
バイポ−ラトランジスタInfo
- Publication number
- JPS62141772A JPS62141772A JP28388885A JP28388885A JPS62141772A JP S62141772 A JPS62141772 A JP S62141772A JP 28388885 A JP28388885 A JP 28388885A JP 28388885 A JP28388885 A JP 28388885A JP S62141772 A JPS62141772 A JP S62141772A
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- JP
- Japan
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- type
- layer
- semiconductor
- base
- film thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体ヘテロ接合界面を利用した、高速性及
び高周波特性に優れた半導体装置に関するものである。
び高周波特性に優れた半導体装置に関するものである。
（従来技術）
ヘテロ接合バイポーラトランジスタは、超高周波、超高
速素子として期待されてさかんに研究、開発が行なわれ
ている。このトランジスタの代表的な構造は第２図の断
面構造図に示すようにベースの９層４表面及びエミッタ
・ベース接合部を露出させｐペース電極３を形成したも
のである。第３図は素子動作時におけるエミッタ電極直
下のエネルギーバンド図を示している。ここでＥＣは伝
導帯下端のエネルギー準位、Ｅｖは７工ルミ準位％ Ｅ
ｖは価電子帯上端のエネルギー準位を表わしている。
速素子として期待されてさかんに研究、開発が行なわれ
ている。このトランジスタの代表的な構造は第２図の断
面構造図に示すようにベースの９層４表面及びエミッタ
・ベース接合部を露出させｐペース電極３を形成したも
のである。第３図は素子動作時におけるエミッタ電極直
下のエネルギーバンド図を示している。ここでＥＣは伝
導帯下端のエネルギー準位、Ｅｖは７工ルミ準位％ Ｅ
ｖは価電子帯上端のエネルギー準位を表わしている。
第２図に示したヘテロ接合トランジスタにおいてはエミ
ッタ電極（ｎ型オーミック電極）】かも・ぜ−ス層（ｐ
型の第２の半導体層）４に注入される電子のほとんどが
コレクタ電極（ｎ型オーミック電極）７に到達するのに
対し、ベース電極３からエミツタ層（ｎ型の第１の半導
体層）２に注入される正孔９はベース層４に比べ大きな
エネルギーギャップを有したエミツタ層２のため極めて
少なくなる。従って例えばエミッタ接地時の電流増幅率
ｈＦｇは極めて大きなものとなる。
ッタ電極（ｎ型オーミック電極）】かも・ぜ−ス層（ｐ
型の第２の半導体層）４に注入される電子のほとんどが
コレクタ電極（ｎ型オーミック電極）７に到達するのに
対し、ベース電極３からエミツタ層（ｎ型の第１の半導
体層）２に注入される正孔９はベース層４に比べ大きな
エネルギーギャップを有したエミツタ層２のため極めて
少なくなる。従って例えばエミッタ接地時の電流増幅率
ｈＦｇは極めて大きなものとなる。
（発明が解決しようとしている問題点）第２図に示した
ヘテロ接合バイポーラトランジスタにおいてベースの１
層及びベース・エミッタ接合部は表面に露出しているＶ
このだめその領域において表面準位１１が多く存在し、
この準位１１をかいして、ベース層内の少数キャリアで
ある電子は再結合し、一部消失する。エミッタサイズを
小さくしていつた場合この影響が大きくなシベース輸送
効率が低下するこのため電流増幅率は低下する（５９年
秋応用物理学会予稿集ｐ５３０）。これを解決する一つ
の方法としてグレーティドベース構造を用いその内部電
界によシ生成再結合電流を減少させる試みがなされたが
低電流領域ではまだ十分とはいえない（第３シ回応用物
理学関係連合講演会講演予稿集１ ｐ −Ｖ −９）
。
ヘテロ接合バイポーラトランジスタにおいてベースの１
層及びベース・エミッタ接合部は表面に露出しているＶ
このだめその領域において表面準位１１が多く存在し、
この準位１１をかいして、ベース層内の少数キャリアで
ある電子は再結合し、一部消失する。エミッタサイズを
小さくしていつた場合この影響が大きくなシベース輸送
効率が低下するこのため電流増幅率は低下する（５９年
秋応用物理学会予稿集ｐ５３０）。これを解決する一つ
の方法としてグレーティドベース構造を用いその内部電
界によシ生成再結合電流を減少させる試みがなされたが
低電流領域ではまだ十分とはいえない（第３シ回応用物
理学関係連合講演会講演予稿集１ ｐ −Ｖ −９）
。
本発明の目的はヘテロ接合バイポーラトランジスタにお
ける表面及び界面をかいする生成再結合電流を減少させ
素子の微細化、高性能化を可能にする素子構造を提供す
るものである０−（問題を解決するための手段） 本発明によればｎｐｎ型のヘテロ接合バイポーラトラン
ジスタにおいて、ベース周辺部にベースの半導体より電
子親和力が小さい高抵抗あるいはｐ−の半導体を形成す
ることを特徴とするバイポーラトランジスタが得られる
。
ける表面及び界面をかいする生成再結合電流を減少させ
素子の微細化、高性能化を可能にする素子構造を提供す
るものである０−（問題を解決するための手段） 本発明によればｎｐｎ型のヘテロ接合バイポーラトラン
ジスタにおいて、ベース周辺部にベースの半導体より電
子親和力が小さい高抵抗あるいはｐ−の半導体を形成す
ることを特徴とするバイポーラトランジスタが得られる
。
（作 用）
以下第１図の断面構造図を参照しつつ本発明の原理と特
有の作用効果を明らかにする。
有の作用効果を明らかにする。
第１図において１はｎ型オーミック電極（エミッタ電極
）、２はｐ型の第２の半導体層４より電子親和力とエネ
ルギーギャップの和が大きいｎ型半導体層、３はｐ型の
オーミック電極（ベース電極）、４はｐ型の第２の半導
体層、５はｎ型の第３の半導体層、６はｎ型の第４の半
導体層、７は１型オーミツク電極（コレクタ電極）、１
ｏはｐ型の第２の半導体層４より電子親和力の小さい高
抵抗あるいはｐ−の半導体層である０第４図は従来構造
（ａ）及び本発明の構造（ｂ）のｐ型の第２の半導体層
４の表面付近のバンド図であるｏＪｌ子と正孔が再結合
する速度Ｖは、正孔と電子の捕獲断面績をσ、キャリア
の速度をｖｔｂ％ ｌ’クラップ度をＮい正孔の濃度
をｐ、電子の濃度をｎ、真性キャリア濃度をＪとすると
（１）式で表わされる。
）、２はｐ型の第２の半導体層４より電子親和力とエネ
ルギーギャップの和が大きいｎ型半導体層、３はｐ型の
オーミック電極（ベース電極）、４はｐ型の第２の半導
体層、５はｎ型の第３の半導体層、６はｎ型の第４の半
導体層、７は１型オーミツク電極（コレクタ電極）、１
ｏはｐ型の第２の半導体層４より電子親和力の小さい高
抵抗あるいはｐ−の半導体層である０第４図は従来構造
（ａ）及び本発明の構造（ｂ）のｐ型の第２の半導体層
４の表面付近のバンド図であるｏＪｌ子と正孔が再結合
する速度Ｖは、正孔と電子の捕獲断面績をσ、キャリア
の速度をｖｔｂ％ ｌ’クラップ度をＮい正孔の濃度
をｐ、電子の濃度をｎ、真性キャリア濃度をＪとすると
（１）式で表わされる。
従来構造（ａ）ではｐｍ半導体表面に存在する多くの準
位が再結合中心となシルｍ半導体中に注入された少数キ
ャリアの電子は再結合し一部消失する。
位が再結合中心となシルｍ半導体中に注入された少数キ
ャリアの電子は再結合し一部消失する。
素子の微細化のためエミッタサイズを小さくしていつた
場合この影響が大きくなりベース輸送効率が低下する０
このため電流増幅率は低下する。本発明による（ｂ）
構造では−ｐ型の第２の半導体層に比べ電子親和力が小
さい高抵抗あるいはｐ−の半導体層１０でｐ型の第２の
半導体層４の周辺をおおえば、両者のへゾロ凄合界面に
生じる電子に対する障壁により電子の半導体層１０の表
面への拡散は大幅に減少する。このため表面準位を介し
て再結合する電流は大幅に減少し、エミッタサイズを小
さくしても電流増幅率は低下しない。このことから本発
明によシ素子の微細化がｏＴ能となり高速性及び高周波
特性に優れた半導体ＡｊＡｒｊｉが得られることが明ら
かである口 （実施例） 次に本発明の実施例について説明する。本実施例におけ
るヘテロ接合バイポーラの模式的構造断面図は第１図と
同様である。本実施例において６としてｎ”ＧａＡｓ基
板を、５としてドナー不純物密度が５Ｘ１０ ｃｍ
、膜厚４０００Ｘのｎ型ＧａＡｓ４としてアクセグタ不
純物密度Ｉ Ｘ １０１９ｃｍ−３、膜厚５００ＸでＡ
Ｉ！の組成比Ｘが５層との界面に向かって０．３からＯ
に変化するｐ型ＡｌｘＧａ１−１ＡＳ層、２としてドナ
ー不純物密度が５ Ｘ １０ ”ｃｍ−３で膜厚２００
０Ｘのｎ型Ａｌ。、 ３ Ｇａ ｇ。７Ａｓ＃とＡＩ！
の組成Ｘがオーミック電極方向にむかい０．３から０に
変化する膜厚５００Ｘｎ型ＡＩ！ｘＧａｌ−ｔＡｓ Ｐ
Ｊとドナー不純物密度５ Ｘ １０”ｃｍ−３膜厚３０
００Ｘのｎ型（）ａＡｓ ；う−らなる層％ １および
７としてＡｕＧｅ／Ｎｉオーミック電極、３としてＡｕ
ＺｎＫよるｐ型オーミック寛極」０とシテ不純物密度Ｉ
Ｘ １０”ｃｍ−３，厚す２０００ Ｘのｐ−ＡＩ！
６．５Ｇａ ｏ、ｓＡをＭＯＣＶＤによる選択再成長で
形成した本実施例において４のｐ型半導体層中で電子は
内部電界によって加速され半導体中を高速で通過するた
め正孔との再結合確率は減少し、さらに表面はｐ型の第
２の半導体層４より電子親和力の小さいｐ−−Ａｔ ｏ
、５ Ｇａ ｏ、５Ａｓ層でおおわれているためヘテロ
界面の電子障壁によシミ子は表面に拡散せず表面準位を
介した再結合電流を大きく減少できた。これによシ素子
を微細化しても電流増幅率は低下せず素子の微細化、高
性能化が可能となったＯ （発明の効果） 以上本発明によればヘテロ接合バイポーラトランジスタ
において素子の露出した接合周辺部にベース層の半導体
より電子親和力が小さい高抵抗あるいはｐ−の半導体層
を形成することによ勺外部ペース層表面に電子が拡散す
ることを防ぎ１表面率位をかいする再結合電流をおさえ
ることができる口このため素子の微細化に伴なう電流増
幅率の低下はなくなシ素子の微細化高性能化が可能とな
った・４、図の簡単な説明 第１図は本発明によるヘテロ接合バイポーラトランジス
タの断面構造図を示したものである。
場合この影響が大きくなりベース輸送効率が低下する０
このため電流増幅率は低下する。本発明による（ｂ）
構造では−ｐ型の第２の半導体層に比べ電子親和力が小
さい高抵抗あるいはｐ−の半導体層１０でｐ型の第２の
半導体層４の周辺をおおえば、両者のへゾロ凄合界面に
生じる電子に対する障壁により電子の半導体層１０の表
面への拡散は大幅に減少する。このため表面準位を介し
て再結合する電流は大幅に減少し、エミッタサイズを小
さくしても電流増幅率は低下しない。このことから本発
明によシ素子の微細化がｏＴ能となり高速性及び高周波
特性に優れた半導体ＡｊＡｒｊｉが得られることが明ら
かである口 （実施例） 次に本発明の実施例について説明する。本実施例におけ
るヘテロ接合バイポーラの模式的構造断面図は第１図と
同様である。本実施例において６としてｎ”ＧａＡｓ基
板を、５としてドナー不純物密度が５Ｘ１０ ｃｍ
、膜厚４０００Ｘのｎ型ＧａＡｓ４としてアクセグタ不
純物密度Ｉ Ｘ １０１９ｃｍ−３、膜厚５００ＸでＡ
Ｉ！の組成比Ｘが５層との界面に向かって０．３からＯ
に変化するｐ型ＡｌｘＧａ１−１ＡＳ層、２としてドナ
ー不純物密度が５ Ｘ １０ ”ｃｍ−３で膜厚２００
０Ｘのｎ型Ａｌ。、 ３ Ｇａ ｇ。７Ａｓ＃とＡＩ！
の組成Ｘがオーミック電極方向にむかい０．３から０に
変化する膜厚５００Ｘｎ型ＡＩ！ｘＧａｌ−ｔＡｓ Ｐ
Ｊとドナー不純物密度５ Ｘ １０”ｃｍ−３膜厚３０
００Ｘのｎ型（）ａＡｓ ；う−らなる層％ １および
７としてＡｕＧｅ／Ｎｉオーミック電極、３としてＡｕ
ＺｎＫよるｐ型オーミック寛極」０とシテ不純物密度Ｉ
Ｘ １０”ｃｍ−３，厚す２０００ Ｘのｐ−ＡＩ！
６．５Ｇａ ｏ、ｓＡをＭＯＣＶＤによる選択再成長で
形成した本実施例において４のｐ型半導体層中で電子は
内部電界によって加速され半導体中を高速で通過するた
め正孔との再結合確率は減少し、さらに表面はｐ型の第
２の半導体層４より電子親和力の小さいｐ−−Ａｔ ｏ
、５ Ｇａ ｏ、５Ａｓ層でおおわれているためヘテロ
界面の電子障壁によシミ子は表面に拡散せず表面準位を
介した再結合電流を大きく減少できた。これによシ素子
を微細化しても電流増幅率は低下せず素子の微細化、高
性能化が可能となったＯ （発明の効果） 以上本発明によればヘテロ接合バイポーラトランジスタ
において素子の露出した接合周辺部にベース層の半導体
より電子親和力が小さい高抵抗あるいはｐ−の半導体層
を形成することによ勺外部ペース層表面に電子が拡散す
ることを防ぎ１表面率位をかいする再結合電流をおさえ
ることができる口このため素子の微細化に伴なう電流増
幅率の低下はなくなシ素子の微細化高性能化が可能とな
った・４、図の簡単な説明 第１図は本発明によるヘテロ接合バイポーラトランジス
タの断面構造図を示したものである。
第２図は従来構造のヘテロ接合バイポーラトランジスタ
の断面構造図を示したものである。
の断面構造図を示したものである。
第３図は第２図においてエミッタ電極直下のエネルギー
バンド構造を示したものである。
バンド構造を示したものである。
第４図（ａ）ｅ （ｂ）各々従来構造及び本発明のＰ＄
ｐ型半導体層の露出表面付近のエネルギーバンド図であ
る。ここで １：ｎ型オーミック電極（エミッタ電極）、２：ｎ型の
第１の半導体層、３：ｐ型オーミック電極（ベース電極
）ｓ４：ｐ型の第２の半導体層、５：ｎ型の第３の半導
体層、６：ｎ型の第４の半導体層、７：ｎ型オーミック
電極（コレクタ電極）、。
ｐ型半導体層の露出表面付近のエネルギーバンド図であ
る。ここで １：ｎ型オーミック電極（エミッタ電極）、２：ｎ型の
第１の半導体層、３：ｐ型オーミック電極（ベース電極
）ｓ４：ｐ型の第２の半導体層、５：ｎ型の第３の半導
体層、６：ｎ型の第４の半導体層、７：ｎ型オーミック
電極（コレクタ電極）、。
ｓ：を子、９：正孔、１１：表面準位、１０：第２のｐ
型半導体層４より電子親和力が小さい高抵抗あるいはｐ
−の半導体層〇 代二人！、゛］時 白 Ｐπ 晋 。
型半導体層４より電子親和力が小さい高抵抗あるいはｐ
−の半導体層〇 代二人！、゛］時 白 Ｐπ 晋 。
＼−・′
亭 １ 図
亭 ２ 」
ツ
ク、正）し
Claims (1)
- ｎｐｎ型のヘテロ接合バイポーラトランジスタにおいて
、ベース周辺部にベースの半導体より電子親和力が小さ
い高抵抗あるいはｐ＾−の半導体を形成することを特徴
とするバイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28388885A JPH0671006B2 (ja) | 1985-12-16 | 1985-12-16 | バイポ−ラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28388885A JPH0671006B2 (ja) | 1985-12-16 | 1985-12-16 | バイポ−ラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62141772A true JPS62141772A (ja) | 1987-06-25 |
| JPH0671006B2 JPH0671006B2 (ja) | 1994-09-07 |
Family
ID=17671474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28388885A Expired - Lifetime JPH0671006B2 (ja) | 1985-12-16 | 1985-12-16 | バイポ−ラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0671006B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5138404A (en) * | 1988-03-25 | 1992-08-11 | Kabushiki Kaisha Toshiba | Semiconductor device for passing current between a GaAs layer and an InGaAlP layer |
| US5625205A (en) * | 1993-06-02 | 1997-04-29 | Nec Corporation | Bipolar transistor circuit |
-
1985
- 1985-12-16 JP JP28388885A patent/JPH0671006B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5138404A (en) * | 1988-03-25 | 1992-08-11 | Kabushiki Kaisha Toshiba | Semiconductor device for passing current between a GaAs layer and an InGaAlP layer |
| US5625205A (en) * | 1993-06-02 | 1997-04-29 | Nec Corporation | Bipolar transistor circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0671006B2 (ja) | 1994-09-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |