JPH05304163A - ヘテロ接合バイポーラトランジスタおよびその製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタおよびその製造方法Info
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- JPH05304163A JPH05304163A JP4109655A JP10965592A JPH05304163A JP H05304163 A JPH05304163 A JP H05304163A JP 4109655 A JP4109655 A JP 4109655A JP 10965592 A JP10965592 A JP 10965592A JP H05304163 A JPH05304163 A JP H05304163A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66234—Bipolar junction transistors [BJT]
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【目的】 コレクタアップ構造のヘテロ接合バイポーラ
トランジスタおよびその製造方法に関するもので、高電
流領域および素子サイズを微細化しても高電流利得が得
られることを目的とする。 【構成】 基板２１上に、Ｎ型Ａｌ0.3Ｇａ0.7Ａｓから
なる第１エミッタ層２３、Ｎ型Ａｌ0.6Ｇａ0.4Ａｓから
なる第２エミッタ層２４および高濃度ｐ型ＧａＡｓから
なるベース層２５を含む多層膜構造と、前記第２エミッ
タ層２４に接しかつ前記第１エミッタ層２３とは接しな
いＰ型Ａｌ0.6Ｇａ0.4Ａｓを含む外部ベース層３１と、
前記外部ベース層３１直下の高抵抗層３０とを有する。
トランジスタおよびその製造方法に関するもので、高電
流領域および素子サイズを微細化しても高電流利得が得
られることを目的とする。 【構成】 基板２１上に、Ｎ型Ａｌ0.3Ｇａ0.7Ａｓから
なる第１エミッタ層２３、Ｎ型Ａｌ0.6Ｇａ0.4Ａｓから
なる第２エミッタ層２４および高濃度ｐ型ＧａＡｓから
なるベース層２５を含む多層膜構造と、前記第２エミッ
タ層２４に接しかつ前記第１エミッタ層２３とは接しな
いＰ型Ａｌ0.6Ｇａ0.4Ａｓを含む外部ベース層３１と、
前記外部ベース層３１直下の高抵抗層３０とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、高度な情報処理や通信
システムに必要とされる高速性能および集積化に優れた
半導体素子として利用できる、コレクタアップ構造のヘ
テロ接合バイポーラトランジスタおよびその製造方法に
関するものである。
システムに必要とされる高速性能および集積化に優れた
半導体素子として利用できる、コレクタアップ構造のヘ
テロ接合バイポーラトランジスタおよびその製造方法に
関するものである。
【０００２】
【従来の技術】近年における高度情報化社会の発達によ
り、半導体素子の高速化、高集積化等の性能向上のため
の研究開発がさかんに行われている。
り、半導体素子の高速化、高集積化等の性能向上のため
の研究開発がさかんに行われている。
【０００３】特に、エミッタの禁制帯幅がベースより広
い構造を有するヘテロ接合バイポーラトランジスタは、
高速化に適した半導体素子として注目されている。さら
にコレクタアップ構造のヘテロ接合バイポーラトランジ
スタは、通常のエミッタアップ構造に比べ、ベース・コ
レクタ間容量の低減による高速化、および共通のエミッ
タ層利用のよるエミッタ共通回路（Ｉ2Ｌ、ＥＣＬ等）
作製の容易性による高集積化が可能な半導体素子として
有望視されている。
い構造を有するヘテロ接合バイポーラトランジスタは、
高速化に適した半導体素子として注目されている。さら
にコレクタアップ構造のヘテロ接合バイポーラトランジ
スタは、通常のエミッタアップ構造に比べ、ベース・コ
レクタ間容量の低減による高速化、および共通のエミッ
タ層利用のよるエミッタ共通回路（Ｉ2Ｌ、ＥＣＬ等）
作製の容易性による高集積化が可能な半導体素子として
有望視されている。
【０００４】以下、図面を参照しながらコレクタアップ
構造の従来のヘテロ接合バイポーラトランジスタおよび
その製造方法について説明する。
構造の従来のヘテロ接合バイポーラトランジスタおよび
その製造方法について説明する。
【０００５】図７(ａ)，(ｂ)，(ｃ)は、コレクタアップ
構造の従来のバイポーラトランジスタおよびその製造方
法を示した構造断面図である。
構造の従来のバイポーラトランジスタおよびその製造方
法を示した構造断面図である。
【０００６】図７(ａ)，(ｂ)，(ｃ)において、１は半導
体装置の基板、２はエミッタコンタクト層、３はエミッ
タ層、４は前記エミッタ層３よりも禁制帯幅の狭い材料
からなるベース層、５はコレクタ層、６はコレクタキャ
ップ層、７はマスク８を用いて形成されたコレクタ電
極、９、１０はそれぞれ、前記コレクタ電極７およびマ
スク８を用いたイオンビーム１１の選択イオン注入によ
り形成された外部ベース層および高抵抗層、１２、１３
はそれぞれ、ベース電極およびエミッタ電極、Ａ，Ｂは
それぞれ、エミッタからコレクタに到達したコレクタ電
流およびエミッタからベースに漏れたリーク電流であ
る。
体装置の基板、２はエミッタコンタクト層、３はエミッ
タ層、４は前記エミッタ層３よりも禁制帯幅の狭い材料
からなるベース層、５はコレクタ層、６はコレクタキャ
ップ層、７はマスク８を用いて形成されたコレクタ電
極、９、１０はそれぞれ、前記コレクタ電極７およびマ
スク８を用いたイオンビーム１１の選択イオン注入によ
り形成された外部ベース層および高抵抗層、１２、１３
はそれぞれ、ベース電極およびエミッタ電極、Ａ，Ｂは
それぞれ、エミッタからコレクタに到達したコレクタ電
流およびエミッタからベースに漏れたリーク電流であ
る。
【０００７】まず、半絶縁性ＧａＡｓからなる基板１上
に、高濃度ｎ型ＧａＡｓからなるエミッタコンタクト層
２と、Ｎ型Ａｌ0.3Ｇａ0.7Ａｓからなるエミッタ層３
と、高濃度ｐ型ＧａＡｓからなるベース層４と、ｎ型Ｇ
ａＡｓからなるコレクタ層５と、高濃度ｎ型ＧａＡｓか
らなるコレクタキャップ層６とを積層した多層膜構造を
形成後、Ｗからなるコレクタ電極７を、マスク８を用い
た乾式エッチングにより形成する（図７(ａ)）。次に、
ＢｅおよびＯのイオンからなるイオンビーム１１を、前
記コレクタ電極７および前記マスク８を用いて選択イオ
ン注入し、さらに熱処理を行い外部ベース領域に外部ベ
ース層９を、および外部ベース領域直下に高抵抗層１０
を形成する（図７(ｂ)）。次に、前記外部ベース層９お
よび前記エミッタコンタクト層２を露呈させた後、前記
外部ベース層９上および前記エミッタコンタクト層２上
にそれぞれベース電極１２およびエミッタ電極１３を形
成し、ヘテロ接合バイポーラトランジスタが完成する
（図７(ｃ)）（例えば、足立ら著、シ゛ インスティテュウト オフ゛ エ
レクトリカル アント゛ エレクトロニクス エンシ゛ニアース゛、エレクトロン テ゛ハ゛イス レタース
゛、第ＥＤＬ−７巻、１号、第３２頁〜第３４頁、１９
８６年(IEEE Electron Device Letters, Vol.EDL-7,No.
1,pp32〜34(1986))参照。)。
に、高濃度ｎ型ＧａＡｓからなるエミッタコンタクト層
２と、Ｎ型Ａｌ0.3Ｇａ0.7Ａｓからなるエミッタ層３
と、高濃度ｐ型ＧａＡｓからなるベース層４と、ｎ型Ｇ
ａＡｓからなるコレクタ層５と、高濃度ｎ型ＧａＡｓか
らなるコレクタキャップ層６とを積層した多層膜構造を
形成後、Ｗからなるコレクタ電極７を、マスク８を用い
た乾式エッチングにより形成する（図７(ａ)）。次に、
ＢｅおよびＯのイオンからなるイオンビーム１１を、前
記コレクタ電極７および前記マスク８を用いて選択イオ
ン注入し、さらに熱処理を行い外部ベース領域に外部ベ
ース層９を、および外部ベース領域直下に高抵抗層１０
を形成する（図７(ｂ)）。次に、前記外部ベース層９お
よび前記エミッタコンタクト層２を露呈させた後、前記
外部ベース層９上および前記エミッタコンタクト層２上
にそれぞれベース電極１２およびエミッタ電極１３を形
成し、ヘテロ接合バイポーラトランジスタが完成する
（図７(ｃ)）（例えば、足立ら著、シ゛ インスティテュウト オフ゛ エ
レクトリカル アント゛ エレクトロニクス エンシ゛ニアース゛、エレクトロン テ゛ハ゛イス レタース
゛、第ＥＤＬ−７巻、１号、第３２頁〜第３４頁、１９
８６年(IEEE Electron Device Letters, Vol.EDL-7,No.
1,pp32〜34(1986))参照。)。
【０００８】
【発明が解決しようとする課題】しかしながら上記のよ
うな方法では高電流動作時に電流利得が低下し、さらに
高速化に必要な素子の微細化に伴いこの電流利得の低下
が著しくなることから、高周波特性の向上が困難である
という課題を有していた。例えば、サイズが数百μｍ2
の素子では、電流密度が５ｘ１０4Ａ／ｃｍ2において通
常のエミッタアップ構造のものに比べ電流利得は約十分
の一となり、サイズを数十μｍ2に微細化すると電流利
得はさらにこの約十分の一となる。この原因として、図
６に各種ｐｎ接合における順方向電圧ＶＦに対する順方
向電流ＩＦの実験結果を示す。なお、接合面積は１ｘ１
０4μｍ2であり、図６中の（ａ）ｐ／Ｎ0.3はｐ-ＧａＡ
ｓ／Ｎ-Ａｌ0.3Ｇａ0.7Ａｓ接合、（ｂ）Ｐ0.3／Ｎ0.3
はＰ-Ａｌ0.3Ｇａ0.7Ａｓ／Ｎ-Ａｌ0.3Ｇａ0.7Ａｓ接
合、（ｃ）ｐ／Ｎ0.6はｐ-ＧａＡｓ／Ｎ-Ａｌ0.6Ｇａ0.
4Ａｓ接合、（ｄ）Ｐ0.6／Ｎ0.6はＰ-Ａｌ0.6Ｇａ0.4Ａ
ｓ／Ｎ-Ａｌ0.6Ｇａ0.4Ａｓ接合をそれぞれ表わしてい
る。
うな方法では高電流動作時に電流利得が低下し、さらに
高速化に必要な素子の微細化に伴いこの電流利得の低下
が著しくなることから、高周波特性の向上が困難である
という課題を有していた。例えば、サイズが数百μｍ2
の素子では、電流密度が５ｘ１０4Ａ／ｃｍ2において通
常のエミッタアップ構造のものに比べ電流利得は約十分
の一となり、サイズを数十μｍ2に微細化すると電流利
得はさらにこの約十分の一となる。この原因として、図
６に各種ｐｎ接合における順方向電圧ＶＦに対する順方
向電流ＩＦの実験結果を示す。なお、接合面積は１ｘ１
０4μｍ2であり、図６中の（ａ）ｐ／Ｎ0.3はｐ-ＧａＡ
ｓ／Ｎ-Ａｌ0.3Ｇａ0.7Ａｓ接合、（ｂ）Ｐ0.3／Ｎ0.3
はＰ-Ａｌ0.3Ｇａ0.7Ａｓ／Ｎ-Ａｌ0.3Ｇａ0.7Ａｓ接
合、（ｃ）ｐ／Ｎ0.6はｐ-ＧａＡｓ／Ｎ-Ａｌ0.6Ｇａ0.
4Ａｓ接合、（ｄ）Ｐ0.6／Ｎ0.6はＰ-Ａｌ0.6Ｇａ0.4Ａ
ｓ／Ｎ-Ａｌ0.6Ｇａ0.4Ａｓ接合をそれぞれ表わしてい
る。
【０００９】（ａ）ｐ／Ｎ0.3および（ｃ）ｐ／Ｎ0.6は
分子線ビームエピタキシ法を用い、ｐ-ＧａＡｓとして
Ｂｅを４ｘ１０19ｃｍ-3、Ｎ-Ａｌ0.3Ｇａ0.7Ａｓなら
びにＮ-Ａｌ0.6Ｇａ0.4ＡｓとしてそれぞれＳｉを５ｘ
１０17ｃｍ-3添加して形成した。また（ｂ）Ｐ0.3／Ｎ
0.3と（ｄ）Ｐ0.6／Ｎ0.6は、前記（ａ）ｐ／Ｎ0.3およ
び（ｃ）ｐ／Ｎ0.6を８５０℃で１０秒間熱処理し、Ｂ
ｅを拡散させＮ-Ａｌ0.3Ｇａ0.7ＡｓならびにＮ-Ａｌ0.
6Ｇａ0.4Ａｓの一部をＰ型に反転させることにより形成
した。
分子線ビームエピタキシ法を用い、ｐ-ＧａＡｓとして
Ｂｅを４ｘ１０19ｃｍ-3、Ｎ-Ａｌ0.3Ｇａ0.7Ａｓなら
びにＮ-Ａｌ0.6Ｇａ0.4ＡｓとしてそれぞれＳｉを５ｘ
１０17ｃｍ-3添加して形成した。また（ｂ）Ｐ0.3／Ｎ
0.3と（ｄ）Ｐ0.6／Ｎ0.6は、前記（ａ）ｐ／Ｎ0.3およ
び（ｃ）ｐ／Ｎ0.6を８５０℃で１０秒間熱処理し、Ｂ
ｅを拡散させＮ-Ａｌ0.3Ｇａ0.7ＡｓならびにＮ-Ａｌ0.
6Ｇａ0.4Ａｓの一部をＰ型に反転させることにより形成
した。
【００１０】図６中の（ａ）ｐ／Ｎ0.3および（ｂ）Ｐ
0.3／Ｎ0.3はそれぞれ、図７（ｃ）中のコレクタ電流Ａ
およびリーク電流Ｂの電圧特性に対応しており、（ａ）
ｐ／Ｎ0.3と（ｂ）Ｐ0.3／Ｎ0.3の電流比が電流利得に
関係するものとなる。図６よりｐ／Ｎ0.3とＰ0.3／Ｎ0.
3の電流比は、ｐ／Ｎ0.3が１ｘ１０-2Ａ程度以下の低電
流領域では約３桁程度得られているものの、それ以上の
高電流領域では寄生抵抗の影響で前記電流比は小さくな
りｐ／Ｎ0.3が５ｘ１０-2Ａ程度では１０以下である。
よって上記の、高電流領域での電流利得の低下および微
細化に伴うさらなる電流利得低下の原因としては、高電
流領域での寄生抵抗の影響から図７（ｃ）中のコレクタ
電流Ａとリーク電流Ｂとの電流比がとれなくなる、また
このリーク電流Ｂは外部ベース層９方向への周辺リーク
であることから素子サイズが微細であるほど大きく影響
することがあげられる。
0.3／Ｎ0.3はそれぞれ、図７（ｃ）中のコレクタ電流Ａ
およびリーク電流Ｂの電圧特性に対応しており、（ａ）
ｐ／Ｎ0.3と（ｂ）Ｐ0.3／Ｎ0.3の電流比が電流利得に
関係するものとなる。図６よりｐ／Ｎ0.3とＰ0.3／Ｎ0.
3の電流比は、ｐ／Ｎ0.3が１ｘ１０-2Ａ程度以下の低電
流領域では約３桁程度得られているものの、それ以上の
高電流領域では寄生抵抗の影響で前記電流比は小さくな
りｐ／Ｎ0.3が５ｘ１０-2Ａ程度では１０以下である。
よって上記の、高電流領域での電流利得の低下および微
細化に伴うさらなる電流利得低下の原因としては、高電
流領域での寄生抵抗の影響から図７（ｃ）中のコレクタ
電流Ａとリーク電流Ｂとの電流比がとれなくなる、また
このリーク電流Ｂは外部ベース層９方向への周辺リーク
であることから素子サイズが微細であるほど大きく影響
することがあげられる。
【００１１】本発明は上記課題に鑑み、リーク電流Ｂの
生じるｐｎ接合における立ち上がり電圧を従来に比べさ
らに大きくすることにより、コレクタ電流Ａと前記リー
ク電流Ｂとの比が大きく得られ、もって高電流領域およ
び素子サイズを微細化しても高電流利得が得られるヘテ
ロ接合バイポーラトランジスタおよびその製造方法を提
供するものである。
生じるｐｎ接合における立ち上がり電圧を従来に比べさ
らに大きくすることにより、コレクタ電流Ａと前記リー
ク電流Ｂとの比が大きく得られ、もって高電流領域およ
び素子サイズを微細化しても高電流利得が得られるヘテ
ロ接合バイポーラトランジスタおよびその製造方法を提
供するものである。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、本発明のヘテロ接合バイポーラトランジスタおよび
その製造方法は、その構造として、基板上に、第１導電
型の第１エミッタ層、第１導電型であって前記第１エミ
ッタ層よりも禁制帯幅が広くかつ前記第１エミッタ層と
の接合部におけるキャリアのエネルギー準位がほぼ等し
い材料からなる第２エミッタ層、第２導電型であって前
記第２エミッタ層よりも禁制帯幅の狭い材料からなるベ
ース層、第１導電型のコレクタ層の少なくとも４層から
なる多層膜構造と、第２導電型であって前記第２エミッ
タ層と等しい禁制帯幅で前記第２エミッタ層に接し、か
つ前記第１エミッタ層とは接しない外部ベース層と、前
記外部ベース層直下の高抵抗層とを有するものである。
に、本発明のヘテロ接合バイポーラトランジスタおよび
その製造方法は、その構造として、基板上に、第１導電
型の第１エミッタ層、第１導電型であって前記第１エミ
ッタ層よりも禁制帯幅が広くかつ前記第１エミッタ層と
の接合部におけるキャリアのエネルギー準位がほぼ等し
い材料からなる第２エミッタ層、第２導電型であって前
記第２エミッタ層よりも禁制帯幅の狭い材料からなるベ
ース層、第１導電型のコレクタ層の少なくとも４層から
なる多層膜構造と、第２導電型であって前記第２エミッ
タ層と等しい禁制帯幅で前記第２エミッタ層に接し、か
つ前記第１エミッタ層とは接しない外部ベース層と、前
記外部ベース層直下の高抵抗層とを有するものである。
【００１３】さらに、他の構造として、基板上に、第１
導電型の第１エミッタ層、第１導電型であって前記第１
エミッタ層よりも禁制帯幅が広くかつ前記第１エミッタ
層との接合部におけるキャリアのエネルギー準位がほぼ
等しい材料からなる第２エミッタ層、第１導電型であっ
て前記第２エミッタ層よりも禁制帯幅が狭くかつ前記第
２エミッタ層との接合部におけるキャリアのエネルギー
準位がほぼ等しい材料からなる第３エミッタ層、第２導
電型であって少なくとも前記第３エミッタ層よりも禁制
帯幅の狭い材料からなるベース層、第１導電型のコレク
タ層の少なくとも５層からなる多層膜構造と、第２導電
型であって前記第２エミッタ層と等しい禁制帯幅で前記
第２エミッタ層に接し、かつ前記第１エミッタ層とは接
しない外部ベース層と、前記外部ベース層直下の高抵抗
層とを有するものである。
導電型の第１エミッタ層、第１導電型であって前記第１
エミッタ層よりも禁制帯幅が広くかつ前記第１エミッタ
層との接合部におけるキャリアのエネルギー準位がほぼ
等しい材料からなる第２エミッタ層、第１導電型であっ
て前記第２エミッタ層よりも禁制帯幅が狭くかつ前記第
２エミッタ層との接合部におけるキャリアのエネルギー
準位がほぼ等しい材料からなる第３エミッタ層、第２導
電型であって少なくとも前記第３エミッタ層よりも禁制
帯幅の狭い材料からなるベース層、第１導電型のコレク
タ層の少なくとも５層からなる多層膜構造と、第２導電
型であって前記第２エミッタ層と等しい禁制帯幅で前記
第２エミッタ層に接し、かつ前記第１エミッタ層とは接
しない外部ベース層と、前記外部ベース層直下の高抵抗
層とを有するものである。
【００１４】また、その製造方法としては、基板上に、
第１導電型の第１エミッタ層と、第１導電型であって前
記第１エミッタ層よりも禁制帯幅が広くかつ前記第１エ
ミッタ層との接合部におけるキャリアのエネルギー準位
がほぼ等しい材料からなる第２エミッタ層と、第２導電
型であって少なくとも前記第２エミッタ層よりも禁制帯
幅の狭い材料からなるベース層と、第１導電型のコレク
タ層との少なくとも４層からなる多層膜構造を形成する
工程と、マスクを用い選択的に前記コレクタ層を除去し
た後、前記マスクを用いた選択イオン注入により、前記
第２エミッタ層の一部を第２導電型とした部分を含み、
かつ前記第１エミッタ層とは接しない外部ベース層と、
前記外部ベース層直下を高抵抗化した高抵抗層を形成す
る工程とを含んだものである。
第１導電型の第１エミッタ層と、第１導電型であって前
記第１エミッタ層よりも禁制帯幅が広くかつ前記第１エ
ミッタ層との接合部におけるキャリアのエネルギー準位
がほぼ等しい材料からなる第２エミッタ層と、第２導電
型であって少なくとも前記第２エミッタ層よりも禁制帯
幅の狭い材料からなるベース層と、第１導電型のコレク
タ層との少なくとも４層からなる多層膜構造を形成する
工程と、マスクを用い選択的に前記コレクタ層を除去し
た後、前記マスクを用いた選択イオン注入により、前記
第２エミッタ層の一部を第２導電型とした部分を含み、
かつ前記第１エミッタ層とは接しない外部ベース層と、
前記外部ベース層直下を高抵抗化した高抵抗層を形成す
る工程とを含んだものである。
【００１５】さらに他の製造方法としては、基板上に、
第１導電型の第１エミッタ層と、第１導電型であって前
記第１エミッタ層よりも禁制帯幅が広くかつ前記第１エ
ミッタ層との接合部におけるキャリアのエネルギー準位
がほぼ等しい材料からなる第２エミッタ層と、第２導電
型であって少なくとも前記第２エミッタ層よりも禁制帯
幅の狭い材料からなるベース層と、第１導電型のコレク
タ層との少なくとも４層からなる多層膜構造を形成する
工程と、マスクを用い選択的に前記コレクタ層を除去し
た後、前記マスクを用いた選択不純物拡散により、前記
第２エミッタ層の一部を第２導電型とした部分を含み、
かつ前記第１エミッタ層とは接しない外部ベース層を形
成する工程と、さらに前記マスクを用いたイオン注入に
より、前記外部ベース層直下を高抵抗化した高抵抗層を
形成する工程とを含んだものである。
第１導電型の第１エミッタ層と、第１導電型であって前
記第１エミッタ層よりも禁制帯幅が広くかつ前記第１エ
ミッタ層との接合部におけるキャリアのエネルギー準位
がほぼ等しい材料からなる第２エミッタ層と、第２導電
型であって少なくとも前記第２エミッタ層よりも禁制帯
幅の狭い材料からなるベース層と、第１導電型のコレク
タ層との少なくとも４層からなる多層膜構造を形成する
工程と、マスクを用い選択的に前記コレクタ層を除去し
た後、前記マスクを用いた選択不純物拡散により、前記
第２エミッタ層の一部を第２導電型とした部分を含み、
かつ前記第１エミッタ層とは接しない外部ベース層を形
成する工程と、さらに前記マスクを用いたイオン注入に
より、前記外部ベース層直下を高抵抗化した高抵抗層を
形成する工程とを含んだものである。
【００１６】さらに他の製造方法としては、基板上に、
第１導電型の第１エミッタ層と、第１導電型であって前
記第１エミッタ層よりも禁制帯幅が広くかつ前記第１エ
ミッタ層との接合部におけるキャリアのエネルギー準位
がほぼ等しい材料からなる第２エミッタ層と、第１導電
型であって前記第２エミッタ層よりも禁制帯幅が狭くか
つ前記第２エミッタ層との接合部におけるキャリアのエ
ネルギー準位がほぼ等しい材料からなる第３エミッタ層
と、第２導電型であって少なくとも前記第３エミッタ層
よりも禁制帯幅の狭い材料からなるベース層と、第１導
電型のコレクタ層との少なくとも５層からなる多層膜構
造を形成する工程と、マスクを用い選択的に前記コレク
タ層を除去した後、前記マスクを用いた選択イオン注入
により、前記第２エミッタ層の一部を第２導電型とした
部分を含み、かつ前記第１エミッタ層とは接しない外部
ベース層と、前記外部ベース層直下を高抵抗化した高抵
抗層を形成する工程とを含んだものである。
第１導電型の第１エミッタ層と、第１導電型であって前
記第１エミッタ層よりも禁制帯幅が広くかつ前記第１エ
ミッタ層との接合部におけるキャリアのエネルギー準位
がほぼ等しい材料からなる第２エミッタ層と、第１導電
型であって前記第２エミッタ層よりも禁制帯幅が狭くか
つ前記第２エミッタ層との接合部におけるキャリアのエ
ネルギー準位がほぼ等しい材料からなる第３エミッタ層
と、第２導電型であって少なくとも前記第３エミッタ層
よりも禁制帯幅の狭い材料からなるベース層と、第１導
電型のコレクタ層との少なくとも５層からなる多層膜構
造を形成する工程と、マスクを用い選択的に前記コレク
タ層を除去した後、前記マスクを用いた選択イオン注入
により、前記第２エミッタ層の一部を第２導電型とした
部分を含み、かつ前記第１エミッタ層とは接しない外部
ベース層と、前記外部ベース層直下を高抵抗化した高抵
抗層を形成する工程とを含んだものである。
【００１７】また、さらに他の製造方法としては、基板
上に、第１導電型の第１エミッタ層と、第１導電型であ
って前記第１エミッタ層よりも禁制帯幅が広くかつ前記
第１エミッタ層との接合部におけるキャリアのエネルギ
ー準位がほぼ等しい材料からなる第２エミッタ層と、第
１導電型であって前記第２エミッタ層よりも禁制帯幅が
狭くかつ前記第２エミッタ層との接合部におけるキャリ
アのエネルギー準位がほぼ等しい材料からなる第３エミ
ッタ層と、第２導電型であって少なくとも前記第３エミ
ッタ層よりも禁制帯幅の狭い材料からなるベース層と、
第１導電型のコレクタ層との少なくとも５層からなる多
層膜構造を形成する工程と、マスクを用い選択的に前記
コレクタ層を除去した後、前記マスクを用いた選択不純
物拡散により、前記第２エミッタ層の一部を第２導電型
とした部分を含み、かつ前記第１エミッタ層とは接しな
い外部ベース層を形成する工程と、さらに前記マスクを
用いたイオン注入により、前記外部ベース層直下を高抵
抗化した高抵抗層を形成する工程とを含んだものであ
る。
上に、第１導電型の第１エミッタ層と、第１導電型であ
って前記第１エミッタ層よりも禁制帯幅が広くかつ前記
第１エミッタ層との接合部におけるキャリアのエネルギ
ー準位がほぼ等しい材料からなる第２エミッタ層と、第
１導電型であって前記第２エミッタ層よりも禁制帯幅が
狭くかつ前記第２エミッタ層との接合部におけるキャリ
アのエネルギー準位がほぼ等しい材料からなる第３エミ
ッタ層と、第２導電型であって少なくとも前記第３エミ
ッタ層よりも禁制帯幅の狭い材料からなるベース層と、
第１導電型のコレクタ層との少なくとも５層からなる多
層膜構造を形成する工程と、マスクを用い選択的に前記
コレクタ層を除去した後、前記マスクを用いた選択不純
物拡散により、前記第２エミッタ層の一部を第２導電型
とした部分を含み、かつ前記第１エミッタ層とは接しな
い外部ベース層を形成する工程と、さらに前記マスクを
用いたイオン注入により、前記外部ベース層直下を高抵
抗化した高抵抗層を形成する工程とを含んだものであ
る。
【００１８】
【作用】本発明では、上記の構造およびその製造方法に
より従来に比べ、コレクタ電流Ａの立ち上がり電圧をあ
まり大きくすることなくリーク電流Ｂの立ち上がり電圧
を大きくできる。よって、図６の場合で比較してコレク
タ電流Ａとリーク電流Ｂとの比を従来に比べ約１桁大き
く得られ、高電流利得を得ることが可能となる。
より従来に比べ、コレクタ電流Ａの立ち上がり電圧をあ
まり大きくすることなくリーク電流Ｂの立ち上がり電圧
を大きくできる。よって、図６の場合で比較してコレク
タ電流Ａとリーク電流Ｂとの比を従来に比べ約１桁大き
く得られ、高電流利得を得ることが可能となる。
【００１９】さらに、他の構造およびその製造方法によ
り、真性ベース・エミッタ接合を従来と同等にできるの
で、コレクタ電流Ａの立ち上がり電圧を従来同様としリ
ーク電流Ｂの立ち上がり電圧のみを大きくできる。よっ
て、前記の構造およびその製造方法と同様に高電流利得
を得ることが可能となるとともに、トランジスタとして
のオン電圧を低い値に保つことが可能となる。
り、真性ベース・エミッタ接合を従来と同等にできるの
で、コレクタ電流Ａの立ち上がり電圧を従来同様としリ
ーク電流Ｂの立ち上がり電圧のみを大きくできる。よっ
て、前記の構造およびその製造方法と同様に高電流利得
を得ることが可能となるとともに、トランジスタとして
のオン電圧を低い値に保つことが可能となる。
【００２０】
【実施例】以下、本発明のそれぞれ一実施例としてのヘ
テロ接合バイポーラトランジスタおよびその製造方法に
ついて、図面を参照しながら説明する。
テロ接合バイポーラトランジスタおよびその製造方法に
ついて、図面を参照しながら説明する。
【００２１】図１は本発明の一実施例としてのヘテロ接
合バイポーラトランジスタの断面図、図２(ａ)，(ｂ)，
(ｃ)、図３(ａ)，(ｂ)，(ｃ)、図４(ａ)，(ｂ)，(ｃ)な
らびに図５(ａ)，(ｂ)，(ｃ)は、それぞれ本発明の一実
施例におけるヘテロ接合バイポーラトランジスタおよび
その製造方法を示した構造断面図である。
合バイポーラトランジスタの断面図、図２(ａ)，(ｂ)，
(ｃ)、図３(ａ)，(ｂ)，(ｃ)、図４(ａ)，(ｂ)，(ｃ)な
らびに図５(ａ)，(ｂ)，(ｃ)は、それぞれ本発明の一実
施例におけるヘテロ接合バイポーラトランジスタおよび
その製造方法を示した構造断面図である。
【００２２】まず、図１および図２(ａ)，(ｂ)，(ｃ)を
用い本発明の一実施例におけるヘテロ接合バイポーラト
ランジスタおよびその製造方法について、以下に説明す
る。
用い本発明の一実施例におけるヘテロ接合バイポーラト
ランジスタおよびその製造方法について、以下に説明す
る。
【００２３】図１および図２(ａ)，(ｂ)，(ｃ)におい
て、２１は半導体装置の基板、２２はエミッタコンタク
ト層、２３は第１エミッタ層、２４は前記第１エミッタ
層２３よりも禁制帯幅が広くかつ前記第１エミッタ層２
３との接合部におけるキャリアのエネルギー準位がほぼ
等しい第２エミッタ層、２５は前記第２エミッタ層２４
よりも禁制帯幅の狭い材料からなるベース層、２６はコ
レクタ層、２７はコレクタキャップ層、２８はコレクタ
メサおよびイオンビーム２９により選択的に高抵抗層３
０と外部ベース層３１を形成するためのマスク、３２、
３３、３４はそれぞれ、コレクタ電極、ベース電極およ
びエミッタ電極である。
て、２１は半導体装置の基板、２２はエミッタコンタク
ト層、２３は第１エミッタ層、２４は前記第１エミッタ
層２３よりも禁制帯幅が広くかつ前記第１エミッタ層２
３との接合部におけるキャリアのエネルギー準位がほぼ
等しい第２エミッタ層、２５は前記第２エミッタ層２４
よりも禁制帯幅の狭い材料からなるベース層、２６はコ
レクタ層、２７はコレクタキャップ層、２８はコレクタ
メサおよびイオンビーム２９により選択的に高抵抗層３
０と外部ベース層３１を形成するためのマスク、３２、
３３、３４はそれぞれ、コレクタ電極、ベース電極およ
びエミッタ電極である。
【００２４】まず、半絶縁性ＧａＡｓからなる基板２１
上に、高濃度ｎ型ＧａＡｓからなるエミッタコンタクト
層２２と、Ｎ型Ａｌ0.3Ｇａ0.7Ａｓからなる第１エミッ
タ層２３と、Ｎ型Ａｌ0.6Ｇａ0.4Ａｓからなる第２エミ
ッタ層２４と、高濃度ｐ型ＧａＡｓからなるベース層２
５と、ｎ型ＧａＡｓからなるコレクタ層２６と、高濃度
ｎ型ＧａＡｓからなるコレクタキャップ層２７とを積層
した多層膜構造を形成する。次にマスク２８を形成し
（図２(ａ)）、エッチングにより前記ベース層２５を露
呈させ、さらにＭｇおよびＯのイオンビーム２９を用い
たイオン注入および活性化の熱処理を行ない、それぞれ
前記第２エミッタ層２４に接し、かつ前記第１エミッタ
層２３とは接しない外部ベース層３１と前記外部ベース
層３１直下の高抵抗層３０とを形成する（図２(ｂ)）。
次に、前記マスク２８を除去し、さらに前記エミッタコ
ンタクト層２２を露呈させた後、前記コレクタキャップ
層２７上、前記ベース層２５上および前記エミッタコン
タクト層２２上にそれぞれ、コレクタ電極３２、ベース
電極３３およびエミッタ電極３４を形成しヘテロ接合バ
イポーラトランジスタが完成する（図２(ｃ)）。
上に、高濃度ｎ型ＧａＡｓからなるエミッタコンタクト
層２２と、Ｎ型Ａｌ0.3Ｇａ0.7Ａｓからなる第１エミッ
タ層２３と、Ｎ型Ａｌ0.6Ｇａ0.4Ａｓからなる第２エミ
ッタ層２４と、高濃度ｐ型ＧａＡｓからなるベース層２
５と、ｎ型ＧａＡｓからなるコレクタ層２６と、高濃度
ｎ型ＧａＡｓからなるコレクタキャップ層２７とを積層
した多層膜構造を形成する。次にマスク２８を形成し
（図２(ａ)）、エッチングにより前記ベース層２５を露
呈させ、さらにＭｇおよびＯのイオンビーム２９を用い
たイオン注入および活性化の熱処理を行ない、それぞれ
前記第２エミッタ層２４に接し、かつ前記第１エミッタ
層２３とは接しない外部ベース層３１と前記外部ベース
層３１直下の高抵抗層３０とを形成する（図２(ｂ)）。
次に、前記マスク２８を除去し、さらに前記エミッタコ
ンタクト層２２を露呈させた後、前記コレクタキャップ
層２７上、前記ベース層２５上および前記エミッタコン
タクト層２２上にそれぞれ、コレクタ電極３２、ベース
電極３３およびエミッタ電極３４を形成しヘテロ接合バ
イポーラトランジスタが完成する（図２(ｃ)）。
【００２５】以上に示す実施例によれば、エミッタを２
層構造とし、Ａｌ0.6Ｇａ0.4Ａｓからなる第２エミッタ
層２４が外部ベース層３１と接しているために、図２
（ｃ）中のコレクタ電流Ａおよびリーク電流Ｂはそれぞ
れ図６中のｐ／Ｎ0.6およびＰ0.6／Ｎ0.6の電流電圧特
性に対応する。よって、従来のｐ／Ｎ0.3とＰ0.3／Ｎ0.
3の組合せに比べ大きな電流比が得られるとともに、高
電流領域でも寄生抵抗の影響が大幅に緩和され、大きな
電流利得が得られる。また、第１エミッタ層２３をＡｌ
0.3Ｇａ0.7Ａｓ、第２エミッタ層２４をＡｌ0.6Ｇａ0.4
Ａｓとしているため、これら２層のエミッタの伝導帯下
端エネルギー準位がほぼ等しく、キャリアである電子の
エミッタ内での輸送も問題なくおこなわれる。
層構造とし、Ａｌ0.6Ｇａ0.4Ａｓからなる第２エミッタ
層２４が外部ベース層３１と接しているために、図２
（ｃ）中のコレクタ電流Ａおよびリーク電流Ｂはそれぞ
れ図６中のｐ／Ｎ0.6およびＰ0.6／Ｎ0.6の電流電圧特
性に対応する。よって、従来のｐ／Ｎ0.3とＰ0.3／Ｎ0.
3の組合せに比べ大きな電流比が得られるとともに、高
電流領域でも寄生抵抗の影響が大幅に緩和され、大きな
電流利得が得られる。また、第１エミッタ層２３をＡｌ
0.3Ｇａ0.7Ａｓ、第２エミッタ層２４をＡｌ0.6Ｇａ0.4
Ａｓとしているため、これら２層のエミッタの伝導帯下
端エネルギー準位がほぼ等しく、キャリアである電子の
エミッタ内での輸送も問題なくおこなわれる。
【００２６】次に、図３(ａ)，(ｂ)，(ｃ)を用い、本発
明の一実施例におけるヘテロ接合バイポーラトランジス
タの製造方法について、以下に説明する。図３(ａ)，
(ｂ)，(ｃ)において、５０は高抵抗層３０を形成するた
めの高抵抗化イオンビーム、５１は外部ベース層３１を
形成するための不純物拡散流であり、その他の構成は、
図１および図２(ａ)，(ｂ)，(ｃ)に示したヘテロ接合バ
イポーラトランジスタおよびその製造方法と同じである
ので、同一構成部分には同一番号を付して詳細な説明を
省略する。
明の一実施例におけるヘテロ接合バイポーラトランジス
タの製造方法について、以下に説明する。図３(ａ)，
(ｂ)，(ｃ)において、５０は高抵抗層３０を形成するた
めの高抵抗化イオンビーム、５１は外部ベース層３１を
形成するための不純物拡散流であり、その他の構成は、
図１および図２(ａ)，(ｂ)，(ｃ)に示したヘテロ接合バ
イポーラトランジスタおよびその製造方法と同じである
ので、同一構成部分には同一番号を付して詳細な説明を
省略する。
【００２７】まず図２(ａ)，(ｂ)，(ｃ)で示した実施例
と同様の材料を用い、基板２１上に、エミッタコンタク
ト層２２、第１エミッタ層２３、第２エミッタ層２４、
ベース層２５、コレクタ層２６、コレクタキャップ層２
７を積層した多層膜構造を形成する。次にマスク２８を
形成し（図３(ａ)）、エッチングにより前記ベース層２
５を露呈させた後、Ｚｎからなる不純物拡散流５１を用
いた不純物拡散およびＢの高抵抗化イオンビーム５０を
用いたイオン注入により、それぞれ前記第２エミッタ層
２４に接し、かつ前記第１エミッタ層２３とは接しない
外部ベース層３１と前記外部ベース層３１直下の高抵抗
層３０とを形成する（図３(ｂ)）。次に、図２(ｃ)と同
様にしてコレクタ電極３２、ベース電極３３およびエミ
ッタ電極３４を形成しヘテロ接合バイポーラトランジス
タが完成する（図３(ｃ)）。
と同様の材料を用い、基板２１上に、エミッタコンタク
ト層２２、第１エミッタ層２３、第２エミッタ層２４、
ベース層２５、コレクタ層２６、コレクタキャップ層２
７を積層した多層膜構造を形成する。次にマスク２８を
形成し（図３(ａ)）、エッチングにより前記ベース層２
５を露呈させた後、Ｚｎからなる不純物拡散流５１を用
いた不純物拡散およびＢの高抵抗化イオンビーム５０を
用いたイオン注入により、それぞれ前記第２エミッタ層
２４に接し、かつ前記第１エミッタ層２３とは接しない
外部ベース層３１と前記外部ベース層３１直下の高抵抗
層３０とを形成する（図３(ｂ)）。次に、図２(ｃ)と同
様にしてコレクタ電極３２、ベース電極３３およびエミ
ッタ電極３４を形成しヘテロ接合バイポーラトランジス
タが完成する（図３(ｃ)）。
【００２８】以上のように図３(ａ)，(ｂ)，(ｃ)に示す
実施例によれば、図１および図２(ａ)，(ｂ)，(ｃ)に示
した実施例と同様に、図３（ｃ）中のコレクタ電流Ａお
よびリーク電流Ｂはそれぞれ図６中のｐ／Ｎ0.6および
Ｐ0.6／Ｎ0.6の電流電圧特性に対応し、従来に比べ大き
な電流比が得られるとともに、高電流領域でも寄生抵抗
の影響が大幅に緩和され、大きな電流利得が得られる。
また、キャリアである電子のエミッタ内での輸送も問題
なくおこなわれる。さらに、外部ベース層３１の形成を
Ｚｎからなる不純物拡散で行なうため、図２(ａ)，
(ｂ)，(ｃ)に示した実施例に比べ、外部ベース層３１の
表面をより高濃度化でき、ベース抵抗がさらに低減でき
る。またＢのイオン注入による高抵抗層３０の形成のた
めの熱処理を、前記不純物拡散時の熱履歴で兼用でき、
プロセスの簡略化が可能となる。
実施例によれば、図１および図２(ａ)，(ｂ)，(ｃ)に示
した実施例と同様に、図３（ｃ）中のコレクタ電流Ａお
よびリーク電流Ｂはそれぞれ図６中のｐ／Ｎ0.6および
Ｐ0.6／Ｎ0.6の電流電圧特性に対応し、従来に比べ大き
な電流比が得られるとともに、高電流領域でも寄生抵抗
の影響が大幅に緩和され、大きな電流利得が得られる。
また、キャリアである電子のエミッタ内での輸送も問題
なくおこなわれる。さらに、外部ベース層３１の形成を
Ｚｎからなる不純物拡散で行なうため、図２(ａ)，
(ｂ)，(ｃ)に示した実施例に比べ、外部ベース層３１の
表面をより高濃度化でき、ベース抵抗がさらに低減でき
る。またＢのイオン注入による高抵抗層３０の形成のた
めの熱処理を、前記不純物拡散時の熱履歴で兼用でき、
プロセスの簡略化が可能となる。
【００２９】次に、図４(ａ)，(ｂ)，(ｃ)に示す本発明
の一実施例におけるヘテロ接合バイポーラトランジスタ
およびその製造方法について、以下に説明する。
の一実施例におけるヘテロ接合バイポーラトランジスタ
およびその製造方法について、以下に説明する。
【００３０】図４(ａ)，(ｂ)，(ｃ)において、４１は第
１導電型であって第２エミッタ層２４よりも禁制帯幅が
狭くかつ前記第２エミッタ層２４との接合部におけるキ
ャリアのエネルギー準位がほぼ等しい材料からなる第３
エミッタ層であり、その他の構成は、図１および図２
(ａ)，(ｂ)，(ｃ)に示したヘテロ接合バイポーラトラン
ジスタおよびその製造方法と同じであるので、同一構成
部分には同一番号を付して詳細な説明を省略する。
１導電型であって第２エミッタ層２４よりも禁制帯幅が
狭くかつ前記第２エミッタ層２４との接合部におけるキ
ャリアのエネルギー準位がほぼ等しい材料からなる第３
エミッタ層であり、その他の構成は、図１および図２
(ａ)，(ｂ)，(ｃ)に示したヘテロ接合バイポーラトラン
ジスタおよびその製造方法と同じであるので、同一構成
部分には同一番号を付して詳細な説明を省略する。
【００３１】まず、半絶縁性ＧａＡｓからなる基板２１
上に、高濃度ｎ型ＧａＡｓからなるエミッタコンタクト
層２２と、Ｎ型Ａｌ0.3Ｇａ0.7Ａｓからなる第１エミッ
タ層２３と、Ｎ型Ａｌ0.6Ｇａ0.4Ａｓからなる第２エミ
ッタ層２４と、Ｎ型Ａｌ0.3Ｇａ0.7Ａｓからなる第３エ
ミッタ層４１と、高濃度ｐ型ＧａＡｓからなるベース層
２５と、ｎ型ＧａＡｓからなるコレクタ層２６と、高濃
度ｎ型ＧａＡｓからなるコレクタキャップ層２７とを積
層した多層膜構造を形成する。次にマスク２８を形成し
（図４(ａ)）、エッチングにより前記ベース層２５を露
呈させ、さらにＭｇおよびＯのイオンビーム２９を用い
たイオン注入および活性化の熱処理を行ない、それぞれ
前記第２エミッタ層２４に接し、かつ前記第１エミッタ
層２３とは接しない外部ベース層３１と前記外部ベース
層３１直下の高抵抗層３０とを形成する（図４(ｂ)）。
次に、図２(ｃ)に示した実施例と同様にしてコレクタ電
極３２、ベース電極３３およびエミッタ電極３４を形成
しヘテロ接合バイポーラトランジスタが完成する（図４
(ｃ)）。
上に、高濃度ｎ型ＧａＡｓからなるエミッタコンタクト
層２２と、Ｎ型Ａｌ0.3Ｇａ0.7Ａｓからなる第１エミッ
タ層２３と、Ｎ型Ａｌ0.6Ｇａ0.4Ａｓからなる第２エミ
ッタ層２４と、Ｎ型Ａｌ0.3Ｇａ0.7Ａｓからなる第３エ
ミッタ層４１と、高濃度ｐ型ＧａＡｓからなるベース層
２５と、ｎ型ＧａＡｓからなるコレクタ層２６と、高濃
度ｎ型ＧａＡｓからなるコレクタキャップ層２７とを積
層した多層膜構造を形成する。次にマスク２８を形成し
（図４(ａ)）、エッチングにより前記ベース層２５を露
呈させ、さらにＭｇおよびＯのイオンビーム２９を用い
たイオン注入および活性化の熱処理を行ない、それぞれ
前記第２エミッタ層２４に接し、かつ前記第１エミッタ
層２３とは接しない外部ベース層３１と前記外部ベース
層３１直下の高抵抗層３０とを形成する（図４(ｂ)）。
次に、図２(ｃ)に示した実施例と同様にしてコレクタ電
極３２、ベース電極３３およびエミッタ電極３４を形成
しヘテロ接合バイポーラトランジスタが完成する（図４
(ｃ)）。
【００３２】以上のように図４(ａ)，(ｂ)，(ｃ)に示す
実施例によれば、エミッタを３層構造とし、図４（ｃ）
中の、コレクタ電流Ａには図６中のｐ／Ｎ0.3が、また
リーク電流Ｂには図６中のＰ0.3／Ｎ0.3とさらに寄生抵
抗の影響が大きくなる部分すなわちベース層２５から離
れた部分においてＰ0.6／Ｎ0.6が対応するように形成さ
れている。よって、従来のｐ／Ｎ0.3とＰ0.3／Ｎ0.3の
みの組合せに比べ、高電流領域および微細な素子におい
て前記リーク電流Ｂが大幅に抑制され大きな電流利得が
得られる。また、第１エミッタ層２３をＡｌ0.3Ｇａ0.7
Ａｓ、第２エミッタ層２４をＡｌ0.6Ｇａ0.4Ａｓそして
第３エミッタ層４１を再びＡｌ0.3Ｇａ0.7Ａｓとしてい
るため、これら３層のエミッタの伝導帯下端エネルギー
準位がほぼ等しく、キャリアである電子のエミッタ内で
の輸送も問題なくおこなわれる。
実施例によれば、エミッタを３層構造とし、図４（ｃ）
中の、コレクタ電流Ａには図６中のｐ／Ｎ0.3が、また
リーク電流Ｂには図６中のＰ0.3／Ｎ0.3とさらに寄生抵
抗の影響が大きくなる部分すなわちベース層２５から離
れた部分においてＰ0.6／Ｎ0.6が対応するように形成さ
れている。よって、従来のｐ／Ｎ0.3とＰ0.3／Ｎ0.3の
みの組合せに比べ、高電流領域および微細な素子におい
て前記リーク電流Ｂが大幅に抑制され大きな電流利得が
得られる。また、第１エミッタ層２３をＡｌ0.3Ｇａ0.7
Ａｓ、第２エミッタ層２４をＡｌ0.6Ｇａ0.4Ａｓそして
第３エミッタ層４１を再びＡｌ0.3Ｇａ0.7Ａｓとしてい
るため、これら３層のエミッタの伝導帯下端エネルギー
準位がほぼ等しく、キャリアである電子のエミッタ内で
の輸送も問題なくおこなわれる。
【００３３】次に、図５(ａ)，(ｂ)，(ｃ)に示す本発明
の一実施例におけるヘテロ接合バイポーラトランジスタ
の製造方法について、以下に説明する。
の一実施例におけるヘテロ接合バイポーラトランジスタ
の製造方法について、以下に説明する。
【００３４】図５(ａ)，(ｂ)，(ｃ)において、５０は高
抵抗層３０を形成するための高抵抗化イオンビーム、５
１は外部ベース層３１を形成するための不純物拡散流で
あり、その他の構成は図４(ａ)，(ｂ)，(ｃ)に示したヘ
テロ接合バイポーラトランジスタおよびその製造方法と
同じであるので、同一構成部分には同一番号を付して詳
細な説明を省略する。
抵抗層３０を形成するための高抵抗化イオンビーム、５
１は外部ベース層３１を形成するための不純物拡散流で
あり、その他の構成は図４(ａ)，(ｂ)，(ｃ)に示したヘ
テロ接合バイポーラトランジスタおよびその製造方法と
同じであるので、同一構成部分には同一番号を付して詳
細な説明を省略する。
【００３５】まず図４(ａ)，(ｂ)，(ｃ)で示した実施例
と同様の材料を用い、基板２１上に、エミッタコンタク
ト層２２と、第１エミッタ層２３と、第２エミッタ層２
４と、第３エミッタ層４１と、ベース層２５と、コレク
タ層２６と、コレクタキャップ層２７とを積層した多層
膜構造を形成する。次にマスク２８を形成し（図５
(ａ)）、エッチングにより前記ベース層２５を露呈させ
た後、Ｚｎからなる不純物拡散流５１を用いた不純物拡
散およびＢの高抵抗化イオンビーム５０を用いたイオン
注入により、それぞれ前記第２エミッタ層２４に接し、
かつ前記第１エミッタ層２３とは接しない外部ベース層
３１と前記外部ベース層３１直下の高抵抗層３０とを形
成する（図５(ｂ)）。次に、図２(ｃ)に示した実施例と
同様にしてコレクタ電極３２、ベース電極３３およびエ
ミッタ電極３４を形成しヘテロ接合バイポーラトランジ
スタが完成する（図４(ｃ)）。
と同様の材料を用い、基板２１上に、エミッタコンタク
ト層２２と、第１エミッタ層２３と、第２エミッタ層２
４と、第３エミッタ層４１と、ベース層２５と、コレク
タ層２６と、コレクタキャップ層２７とを積層した多層
膜構造を形成する。次にマスク２８を形成し（図５
(ａ)）、エッチングにより前記ベース層２５を露呈させ
た後、Ｚｎからなる不純物拡散流５１を用いた不純物拡
散およびＢの高抵抗化イオンビーム５０を用いたイオン
注入により、それぞれ前記第２エミッタ層２４に接し、
かつ前記第１エミッタ層２３とは接しない外部ベース層
３１と前記外部ベース層３１直下の高抵抗層３０とを形
成する（図５(ｂ)）。次に、図２(ｃ)に示した実施例と
同様にしてコレクタ電極３２、ベース電極３３およびエ
ミッタ電極３４を形成しヘテロ接合バイポーラトランジ
スタが完成する（図４(ｃ)）。
【００３６】以上のように図５(ａ)，(ｂ)，(ｃ)に示す
実施例によれば、図４(ａ)，(ｂ)，(ｃ)に示した実施例
と同様に、図５（ｃ）中のコレクタ電流Ａおよびリーク
電流Ｂはそれぞれ図６中のｐ／Ｎ0.3およびＰ0.3／Ｎ0.
3とＰ0.6／Ｎ0.6に対応し、従来に比べ高電流領域およ
び微細な素子において前記リーク電流Ｂが大幅に抑制さ
れ、大きな電流利得が得られる。また、キャリアである
電子のエミッタ内での輸送も問題なくおこなわれる。さ
らに、外部ベース層３１の形成をＺｎからなる不純物拡
散で行なうため、図４(ａ)，(ｂ)，(ｃ)に示した実施例
に比べ、外部ベース層３１の表面をより高濃度化でき、
ベース抵抗がさらに低減できる。またＢのイオン注入に
よる高抵抗層３０の形成のための熱処理を、前記不純物
拡散時の熱履歴で兼用でき、プロセスの簡略化が可能と
なる。
実施例によれば、図４(ａ)，(ｂ)，(ｃ)に示した実施例
と同様に、図５（ｃ）中のコレクタ電流Ａおよびリーク
電流Ｂはそれぞれ図６中のｐ／Ｎ0.3およびＰ0.3／Ｎ0.
3とＰ0.6／Ｎ0.6に対応し、従来に比べ高電流領域およ
び微細な素子において前記リーク電流Ｂが大幅に抑制さ
れ、大きな電流利得が得られる。また、キャリアである
電子のエミッタ内での輸送も問題なくおこなわれる。さ
らに、外部ベース層３１の形成をＺｎからなる不純物拡
散で行なうため、図４(ａ)，(ｂ)，(ｃ)に示した実施例
に比べ、外部ベース層３１の表面をより高濃度化でき、
ベース抵抗がさらに低減できる。またＢのイオン注入に
よる高抵抗層３０の形成のための熱処理を、前記不純物
拡散時の熱履歴で兼用でき、プロセスの簡略化が可能と
なる。
【００３７】なお、以上の実施例では、外部ベース層形
成の選択イオン注入および選択不純物拡散をそれぞれＭ
ｇのイオンビームおよびＺｎの選択不純物拡散とした
が、外部ベース層として第２導電型が形成できるイオン
注入および不純物拡散であれば何でもよく、例えばＣ、
Ｂｅ、Ｚｎもしくはこれらを含む複数イオン種のイオン
注入、またＢｅやＭｇの不純物拡散でもよい。さらに、
高抵抗層形成の選択イオン注入を、ＯおよびＢからなる
イオンビームとしたが、高抵抗層が形成されるイオン注
入であればいかなるものでもよい。また、第１エミッタ
層をＡｌ0.3Ｇａ0.7Ａｓ、第２エミッタ層をＡｌ0.6Ｇ
ａ0.4Ａｓ、第３エミッタ層をＡｌ0.3Ｇａ0.7Ａｓ、ベ
ース層をＧａＡｓとしたが、各エミッタ層接合部でのキ
ャリアのエネルギー準位がほぼ等しく、ベース層に接す
るエミッタ層の禁制帯幅がベース層より広く、第２エミ
ッタ層の禁制帯幅が第１エミッタ層より広い材料系であ
ればいかなる組合せでもよいことは明らかである。
成の選択イオン注入および選択不純物拡散をそれぞれＭ
ｇのイオンビームおよびＺｎの選択不純物拡散とした
が、外部ベース層として第２導電型が形成できるイオン
注入および不純物拡散であれば何でもよく、例えばＣ、
Ｂｅ、Ｚｎもしくはこれらを含む複数イオン種のイオン
注入、またＢｅやＭｇの不純物拡散でもよい。さらに、
高抵抗層形成の選択イオン注入を、ＯおよびＢからなる
イオンビームとしたが、高抵抗層が形成されるイオン注
入であればいかなるものでもよい。また、第１エミッタ
層をＡｌ0.3Ｇａ0.7Ａｓ、第２エミッタ層をＡｌ0.6Ｇ
ａ0.4Ａｓ、第３エミッタ層をＡｌ0.3Ｇａ0.7Ａｓ、ベ
ース層をＧａＡｓとしたが、各エミッタ層接合部でのキ
ャリアのエネルギー準位がほぼ等しく、ベース層に接す
るエミッタ層の禁制帯幅がベース層より広く、第２エミ
ッタ層の禁制帯幅が第１エミッタ層より広い材料系であ
ればいかなる組合せでもよいことは明らかである。
【００３８】
【発明の効果】以上のように本発明は、エミッタを、第
１導電型の第１エミッタ層と第１導電型であって前記第
１エミッタ層よりも禁制帯幅が広くかつ前記第１エミッ
タ層との接合部におけるキャリアのエネルギー準位がほ
ぼ等しい材料からなる第２エミッタ層との２層構造と
し、第２導電型であって前記第２エミッタ層と等しい禁
制帯幅で前記第２エミッタ層に接し、かつ前記第１エミ
ッタ層とは接しない外部ベース層と、前記外部ベース層
直下の高抵抗層とを設けることにより、高電流領域およ
び素子サイズを微細化しても高電流利得を得ることがで
きる。またさらに、エミッタを、第１導電型の第１エミ
ッタ層と第１導電型であって前記第１エミッタ層よりも
禁制帯幅が広くかつ前記第１エミッタ層との接合部にお
けるキャリアのエネルギー準位がほぼ等しい材料からな
る第２エミッタ層と、第１導電型であって前記第２エミ
ッタ層よりも禁制帯幅が狭くかつ前記第２エミッタ層と
の接合部におけるキャリアのエネルギー準位がほぼ等し
い材料からなる第３エミッタ層を有する３層構造とし、
第２導電型であって前記第２エミッタ層と等しい禁制帯
幅で前記第２エミッタ層に接し、かつ前記第１エミッタ
層とは接しない外部ベース層と、前記外部ベース層直下
の高抵抗層とを設けることにより、先と同様に高電流領
域および素子サイズを微細化しても高電流利得を得るこ
とができるとともに、トランジスタとしてのオン電圧を
低い値に保つことが可能となる。
１導電型の第１エミッタ層と第１導電型であって前記第
１エミッタ層よりも禁制帯幅が広くかつ前記第１エミッ
タ層との接合部におけるキャリアのエネルギー準位がほ
ぼ等しい材料からなる第２エミッタ層との２層構造と
し、第２導電型であって前記第２エミッタ層と等しい禁
制帯幅で前記第２エミッタ層に接し、かつ前記第１エミ
ッタ層とは接しない外部ベース層と、前記外部ベース層
直下の高抵抗層とを設けることにより、高電流領域およ
び素子サイズを微細化しても高電流利得を得ることがで
きる。またさらに、エミッタを、第１導電型の第１エミ
ッタ層と第１導電型であって前記第１エミッタ層よりも
禁制帯幅が広くかつ前記第１エミッタ層との接合部にお
けるキャリアのエネルギー準位がほぼ等しい材料からな
る第２エミッタ層と、第１導電型であって前記第２エミ
ッタ層よりも禁制帯幅が狭くかつ前記第２エミッタ層と
の接合部におけるキャリアのエネルギー準位がほぼ等し
い材料からなる第３エミッタ層を有する３層構造とし、
第２導電型であって前記第２エミッタ層と等しい禁制帯
幅で前記第２エミッタ層に接し、かつ前記第１エミッタ
層とは接しない外部ベース層と、前記外部ベース層直下
の高抵抗層とを設けることにより、先と同様に高電流領
域および素子サイズを微細化しても高電流利得を得るこ
とができるとともに、トランジスタとしてのオン電圧を
低い値に保つことが可能となる。
【図１】本発明の一実施例におけるヘテロ接合バイポー
ラトランジスタの構造断面図
ラトランジスタの構造断面図
【図２】本発明の一実施例におけるヘテロ接合バイポー
ラトランジスタおよびその製造方法を各工程ごとに示し
た構造断面図
ラトランジスタおよびその製造方法を各工程ごとに示し
た構造断面図
【図３】本発明の一実施例におけるヘテロ接合バイポー
ラトランジスタおよびその製造方法を各工程ごとに示し
た構造断面図
ラトランジスタおよびその製造方法を各工程ごとに示し
た構造断面図
【図４】本発明の一実施例におけるヘテロ接合バイポー
ラトランジスタおよびその製造方法を各工程ごとに示し
た構造断面図
ラトランジスタおよびその製造方法を各工程ごとに示し
た構造断面図
【図５】本発明の一実施例におけるヘテロ接合バイポー
ラトランジスタおよびその製造方法を各工程ごとに示し
た構造断面図
ラトランジスタおよびその製造方法を各工程ごとに示し
た構造断面図
【図６】従来例および本実施例における動作説明のため
の各種ｐｎ接合における電流電圧特性図
の各種ｐｎ接合における電流電圧特性図
【図７】従来のヘテロ接合バイポーラトランジスタおよ
びその製造方法を示した構造断面図
びその製造方法を示した構造断面図
１ 基板 ２ エミッタコンタクト層 ３ エミッタ層 ４ ベース層 ５ コレクタ層 ６ コレクタキャップ層 ８ マスク ９ 外部ベース層 １０ 高抵抗層 １１ イオンビーム ２１ 基板 ２２ エミッタコンタクト層 ２３ 第１エミッタ層 ２４ 第２エミッタ層 ２５ ベース層 ２６ コレクタ層 ２７ コレクタキャップ層 ２９ イオンビーム ３０ 高抵抗層 ３１ 外部ベース層 ４１ 第３エミッタ層 ５０ 高抵抗化イオンビーム ５１ 不純物拡散流 Ａ コレクタ電流 Ｂ リーク電流
Claims (18)
- 【請求項１】少なくともベース層がエミッタ層よりも禁
制帯幅の狭い材料からなるヘテロ接合バイポーラトラン
ジスタにおいて、基板上に、第１導電型の第１エミッタ
層、第１導電型であって前記第１エミッタ層よりも禁制
帯幅が広くかつ前記第１エミッタ層との接合部における
キャリアのエネルギー準位がほぼ等しい材料からなる第
２エミッタ層、第２導電型であって前記第２エミッタ層
よりも禁制帯幅の狭い材料からなるベース層、第１導電
型のコレクタ層の少なくとも４層からなる多層膜構造
と、第２導電型であって前記第２エミッタ層と等しい禁
制帯幅で前記第２エミッタ層に接し、かつ前記第１エミ
ッタ層とは接しない外部ベース層と、前記外部ベース層
直下の高抵抗層とを有することを特徴としたヘテロ接合
バイポーラトランジスタ。 - 【請求項２】基板上に、第１導電型の第１エミッタ層
と、第１導電型であって前記第１エミッタ層よりも禁制
帯幅が広くかつ前記第１エミッタ層との接合部における
キャリアのエネルギー準位がほぼ等しい材料からなる第
２エミッタ層と、第２導電型であって少なくとも前記第
２エミッタ層よりも禁制帯幅の狭い材料からなるベース
層と、第１導電型のコレクタ層との少なくとも４層から
なる多層膜構造を形成する工程と、マスクを用い選択的
に前記コレクタ層を除去した後、前記マスクを用いた選
択イオン注入により、前記第２エミッタ層の一部を第２
導電型とした部分を含み、かつ前記第１エミッタ層とは
接しない外部ベース層と、前記外部ベース層直下を高抵
抗化した高抵抗層を形成する工程とを含むことを特徴と
したヘテロ接合バイポーラトランジスタの製造方法。 - 【請求項３】第１エミッタ層がＡｌ0.3Ｇａ0.7Ａｓ、第
２エミッタ層がＡｌ0.6Ｇａ0.4Ａｓ、ベース層がＧａＡ
ｓである請求項２記載のヘテロ接合バイポーラトランジ
スタの製造方法。 - 【請求項４】外部ベース層形成の選択イオン注入が、
Ｃ、Ｂｅ、ＭｇまたはＺｎからなるイオンもしくはこれ
らを含む複数イオンの選択イオン注入である請求項２記
載のヘテロ接合バイポーラトランジスタの製造方法。 - 【請求項５】高抵抗層形成の選択イオン注入が、Ｈ、Ｏ
またはＢからなるイオンの選択イオン注入である請求項
２記載のヘテロ接合バイポーラトランジスタの製造方
法。 - 【請求項６】基板上に、第１導電型の第１エミッタ層
と、第１導電型であって前記第１エミッタ層よりも禁制
帯幅が広くかつ前記第１エミッタ層との接合部における
キャリアのエネルギー準位がほぼ等しい材料からなる第
２エミッタ層と、第２導電型であって少なくとも前記第
２エミッタ層よりも禁制帯幅の狭い材料からなるベース
層と、第１導電型のコレクタ層との少なくとも４層から
なる多層膜構造を形成する工程と、マスクを用い選択的
に前記コレクタ層を除去した後、前記マスクを用いた選
択不純物拡散により、前記第２エミッタ層の一部を第２
導電型とした部分を含み、かつ前記第１エミッタ層とは
接しない外部ベース層を形成する工程と、さらに前記マ
スクを用いたイオン注入により、前記外部ベース層直下
を高抵抗化した高抵抗層を形成する工程とを含むことを
特徴としたヘテロ接合バイポーラトランジスタの製造方
法。 - 【請求項７】第１エミッタ層がＡｌ0.3Ｇａ0.7Ａｓ、第
２エミッタ層がＡｌ0.6Ｇａ0.4Ａｓ、ベース層がＧａＡ
ｓである請求項６記載のヘテロ接合バイポーラトランジ
スタの製造方法。 - 【請求項８】外部ベース層形成の選択不純物拡散が、Ｂ
ｅ、ＭｇまたはＺｎの選択不純物拡散である請求項６記
載のヘテロ接合バイポーラトランジスタの製造方法。 - 【請求項９】高抵抗層形成の選択イオン注入が、Ｈ、Ｏ
またはＢからなるイオンの選択イオン注入である請求項
６記載のヘテロ接合バイポーラトランジスタの製造方
法。 - 【請求項１０】少なくともベース層がエミッタ層よりも
禁制帯幅の狭い材料からなるヘテロ接合バイポーラトラ
ンジスタにおいて、基板上に、第１導電型の第１エミッ
タ層、第１導電型であって前記第１エミッタ層よりも禁
制帯幅が広くかつ前記第１エミッタ層との接合部におけ
るキャリアのエネルギー準位がほぼ等しい材料からなる
第２エミッタ層、第１導電型であって前記第２エミッタ
層よりも禁制帯幅が狭くかつ前記第２エミッタ層との接
合部におけるキャリアのエネルギー準位がほぼ等しい材
料からなる第３エミッタ層、第２導電型であって少なく
とも前記第３エミッタ層よりも禁制帯幅の狭い材料から
なるベース層、第１導電型のコレクタ層の少なくとも５
層からなる多層膜構造と、第２導電型であって前記第２
エミッタ層と等しい禁制帯幅で前記第２エミッタ層に接
し、かつ前記第１エミッタ層とは接しない外部ベース層
と、前記外部ベース層直下の高抵抗層とを有することを
特徴としたヘテロ接合バイポーラトランジスタ。 - 【請求項１１】基板上に、第１導電型の第１エミッタ層
と、第１導電型であって前記第１エミッタ層よりも禁制
帯幅が広くかつ前記第１エミッタ層との接合部における
キャリアのエネルギー準位がほぼ等しい材料からなる第
２エミッタ層と、第１導電型であって前記第２エミッタ
層よりも禁制帯幅が狭くかつ前記第２エミッタ層との接
合部におけるキャリアのエネルギー準位がほぼ等しい材
料からなる第３エミッタ層と、第２導電型であって少な
くとも前記第３エミッタ層よりも禁制帯幅の狭い材料か
らなるベース層と、第１導電型のコレクタ層との少なく
とも５層からなる多層膜構造を形成する工程と、マスク
を用い選択的に前記コレクタ層を除去した後、前記マス
クを用いた選択イオン注入により、前記第２エミッタ層
の一部を第２導電型とした部分を含み、かつ前記第１エ
ミッタ層とは接しない外部ベース層と、前記外部ベース
層直下を高抵抗化した高抵抗層を形成する工程とを含む
ことを特徴としたヘテロ接合バイポーラトランジスタの
製造方法。 - 【請求項１２】第１エミッタ層がＡｌ0.3Ｇａ0.7Ａｓ、
第２エミッタ層がＡｌ0.6Ｇａ0.4Ａｓ、第３エミッタ層
がＡｌ0.3Ｇａ0.7Ａｓ、ベース層がＧａＡｓである請求
項１１記載のヘテロ接合バイポーラトランジスタの製造
方法。 - 【請求項１３】外部ベース層形成の選択イオン注入が、
Ｃ、Ｂｅ、ＭｇまたはＺｎからなるイオンもしくはこれ
らを含む複数イオンの選択イオン注入である請求項１１
記載のヘテロ接合バイポーラトランジスタの製造方法。 - 【請求項１４】高抵抗層形成の選択イオン注入が、Ｈ、
ＯまたはＢからなるイオンの選択イオン注入である請求
項１１記載のヘテロ接合バイポーラトランジスタの製造
方法。 - 【請求項１５】基板上に、第１導電型の第１エミッタ層
と、第１導電型であって前記第１エミッタ層よりも禁制
帯幅が広くかつ前記第１エミッタ層との接合部における
キャリアのエネルギー準位がほぼ等しい材料からなる第
２エミッタ層と、第１導電型であって前記第２エミッタ
層よりも禁制帯幅が狭くかつ前記第２エミッタ層との接
合部におけるキャリアのエネルギー準位がほぼ等しい材
料からなる第３エミッタ層と、第２導電型であって少な
くとも前記第３エミッタ層よりも禁制帯幅の狭い材料か
らなるベース層と、第１導電型のコレクタ層との少なく
とも５層からなる多層膜構造を形成する工程と、マスク
を用い選択的に前記コレクタ層を除去した後、前記マス
クを用いた選択不純物拡散により、前記第２エミッタ層
の一部を第２導電型とした部分を含み、かつ前記第１エ
ミッタ層とは接しない外部ベース層を形成する工程と、
さらに前記マスクを用いたイオン注入により、前記外部
ベース層直下を高抵抗化した高抵抗層を形成する工程と
を含むことを特徴としたヘテロ接合バイポーラトランジ
スタの製造方法。 - 【請求項１６】第１エミッタ層がＡｌ0.3Ｇａ0.7Ａｓ、
第２エミッタ層がＡｌ0.6Ｇａ0.4Ａｓ、第３エミッタ層
がＡｌ0.3Ｇａ0.7Ａｓ、ベース層がＧａＡｓである請求
項１５記載のヘテロ接合バイポーラトランジスタの製造
方法。 - 【請求項１７】外部ベース層形成の選択不純物拡散が、
Ｂｅ、ＭｇまたはＺｎの選択不純物拡散である請求項１
５記載のヘテロ接合バイポーラトランジスタの製造方
法。 - 【請求項１８】高抵抗層形成の選択イオン注入が、Ｈ、
ＯまたはＢからなるイオンの選択イオン注入である請求
項１５記載のヘテロ接合バイポーラトランジスタの製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109655A JP2734875B2 (ja) | 1992-04-28 | 1992-04-28 | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
| US07/913,316 US5289020A (en) | 1992-04-28 | 1992-07-15 | Heterojunction bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109655A JP2734875B2 (ja) | 1992-04-28 | 1992-04-28 | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05304163A true JPH05304163A (ja) | 1993-11-16 |
| JP2734875B2 JP2734875B2 (ja) | 1998-04-02 |
Family
ID=14515798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4109655A Expired - Lifetime JP2734875B2 (ja) | 1992-04-28 | 1992-04-28 | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5289020A (ja) |
| JP (1) | JP2734875B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897231A (ja) * | 1994-09-28 | 1996-04-12 | Nec Corp | 半導体装置の製造方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0562272A3 (en) * | 1992-03-23 | 1994-05-25 | Texas Instruments Inc | Microwave heterojunction bipolar transistors with emitters designed for high power applications and method for fabricating same |
| DE19533677A1 (de) * | 1995-09-12 | 1997-03-13 | Daimler Benz Ag | Verfahren zur Herstellung eines Heterobipolartransistors |
| JPH09162194A (ja) * | 1995-12-08 | 1997-06-20 | Mitsubishi Electric Corp | ヘテロ接合バイポーラトランジスタ |
| JP3262056B2 (ja) | 1997-12-22 | 2002-03-04 | 日本電気株式会社 | バイポーラトランジスタとその製造方法 |
| JP4056226B2 (ja) * | 2001-02-23 | 2008-03-05 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6830982B1 (en) * | 2002-11-07 | 2004-12-14 | Newport Fab, Llc | Method for reducing extrinsic base resistance and improving manufacturability in an NPN transistor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4987468A (en) * | 1988-06-17 | 1991-01-22 | Xerox Corporation | Lateral heterojunction bipolar transistor (LHBT) and suitability thereof as a hetero transverse junction (HTJ) laser |
-
1992
- 1992-04-28 JP JP4109655A patent/JP2734875B2/ja not_active Expired - Lifetime
- 1992-07-15 US US07/913,316 patent/US5289020A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897231A (ja) * | 1994-09-28 | 1996-04-12 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5289020A (en) | 1994-02-22 |
| JP2734875B2 (ja) | 1998-04-02 |
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