JPS62145858A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS62145858A JPS62145858A JP28820385A JP28820385A JPS62145858A JP S62145858 A JPS62145858 A JP S62145858A JP 28820385 A JP28820385 A JP 28820385A JP 28820385 A JP28820385 A JP 28820385A JP S62145858 A JPS62145858 A JP S62145858A
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- Japan
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- transistor
- layer
- epitaxial layer
- collector
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラＩＣの寄生効果防止に関し、特に、
ＩＣの負荷としてコイル（Ｌ）負荷等が必要とされるモ
ータ駆動用ＩＣおよびＩＣ外部からの電圧によりＩＣの
電位が最低電位よりも低くなるような使用方法が必要と
されるストロボ用ＩＣの寄生効果防止に関するものであ
る。
ＩＣの負荷としてコイル（Ｌ）負荷等が必要とされるモ
ータ駆動用ＩＣおよびＩＣ外部からの電圧によりＩＣの
電位が最低電位よりも低くなるような使用方法が必要と
されるストロボ用ＩＣの寄生効果防止に関するものであ
る。
半導体集積回路を用いてコイル（Ｌ）負荷を駆動する場
合の従来回路例を第３図に示し、また、コイル駆動の出
力トランジスタ部分の従来パターン例を第４図に示す。
合の従来回路例を第３図に示し、また、コイル駆動の出
力トランジスタ部分の従来パターン例を第４図に示す。
第３図において、１，２゜７．８はコイル負荷１３を駆
動する駆動トランジスタであり、駆動トランジスタ１，
２，７．８はブリッジ構成されている。３．４は駆動ト
ランジスタ２のプリドライバを構成するプリドライバ・
トランジスタであり、プリドライバ・トランジスタ４０
ベース信号入力により駆動トランジスタ２をオン／オフ
させる。また５、６および１４は駆動トランジスタ１の
プリドライバを構成するプリドライバ・トランジスタお
よび抵抗であり、プリドライバ・トランジスタ６のベー
ス信号入力により、駆動トランジスタトはオン／オフ制
御される。
動する駆動トランジスタであり、駆動トランジスタ１，
２，７．８はブリッジ構成されている。３．４は駆動ト
ランジスタ２のプリドライバを構成するプリドライバ・
トランジスタであり、プリドライバ・トランジスタ４０
ベース信号入力により駆動トランジスタ２をオン／オフ
させる。また５、６および１４は駆動トランジスタ１の
プリドライバを構成するプリドライバ・トランジスタお
よび抵抗であり、プリドライバ・トランジスタ６のベー
ス信号入力により、駆動トランジスタトはオン／オフ制
御される。
同様に９．１０は駆動トランジスタ８のプリドライバを
構成するプリドライバ・トランジスタであり、プリドラ
イバ・トランジスタ１０のベース信号入力により駆動ト
ランジスタ８をオン／オフさせる。また１１．１２およ
び１５は駆動トランジスタ７のプリドライバを構成する
プリドライバ・トランジスタおよび抵抗であり、プリド
ライバ・トランジスタ１２のベース信号入力により、駆
動トランジスタ７はオン／オフ制御される。プリドライ
バ・トランジスタ４，６，１０．１２のベースに動作モ
ードにより時間的に切替信号が印加され、コイル負荷１
３は、駆動トランジスタ２から７又は駆動トランジスタ
８から１の経路で電流が流れ駆動される。
構成するプリドライバ・トランジスタであり、プリドラ
イバ・トランジスタ１０のベース信号入力により駆動ト
ランジスタ８をオン／オフさせる。また１１．１２およ
び１５は駆動トランジスタ７のプリドライバを構成する
プリドライバ・トランジスタおよび抵抗であり、プリド
ライバ・トランジスタ１２のベース信号入力により、駆
動トランジスタ７はオン／オフ制御される。プリドライ
バ・トランジスタ４，６，１０．１２のベースに動作モ
ードにより時間的に切替信号が印加され、コイル負荷１
３は、駆動トランジスタ２から７又は駆動トランジスタ
８から１の経路で電流が流れ駆動される。
第４図は従来回路でのパターン設計の一例であり、第３
図での駆動トランジスタ１．プリドライバ・トランジス
タ５の駆動回路部分を示す。
図での駆動トランジスタ１．プリドライバ・トランジス
タ５の駆動回路部分を示す。
第４図において、２０．２４は通常ｐ拡散により形成さ
れるベース層を表わす領域、２１はｐ拡散の上にｎ拡散
されて形成されるｎｐｎ）ランジスタのエミツタ層を表
わす領域である。また、２２および２５はｎエピタキシ
ャル層にｎ゛拡散て形成されるｎｐｎのコレクタ層およ
び横力向ｐｎｐトランジスタのベース層を表わす領域で
ある。
れるベース層を表わす領域、２１はｐ拡散の上にｎ拡散
されて形成されるｎｐｎ）ランジスタのエミツタ層を表
わす領域である。また、２２および２５はｎエピタキシ
ャル層にｎ゛拡散て形成されるｎｐｎのコレクタ層およ
び横力向ｐｎｐトランジスタのベース層を表わす領域で
ある。
通常、駆動トランジスタとしてのｎｐｎ）ランジスタ１
は、領域２０をベース、領域２１をエミッタ、領域２２
をコレクタとして形成され、プリドライバ・トランジス
タとしてのｐｎｐ）ランジスタ５は、領域２４をエミッ
タおよびコレクタとし、領域２５をベースとして形成さ
れる。２３は各素子間の電気分離をはかるための分離層
としての分離拡散層であり、通常ｐ拡散で形成される。
は、領域２０をベース、領域２１をエミッタ、領域２２
をコレクタとして形成され、プリドライバ・トランジス
タとしてのｐｎｐ）ランジスタ５は、領域２４をエミッ
タおよびコレクタとし、領域２５をベースとして形成さ
れる。２３は各素子間の電気分離をはかるための分離層
としての分離拡散層であり、通常ｐ拡散で形成される。
次に、第３図の従来回路の動作について第４図も用いな
がら説明する。第３図において、プリドライバ・トラン
ジスタ６．１０の動作モードとプリドライバ・トランジ
スタ４．１２の動作モードは同一であり、プリドライバ
・トランジスタ６のベースにｒＨＪレベルの電位および
プリドライバ・トランジスタ１０のベースにｒＬＪレベ
ルの電位が、同じタイミングで゛印加される。これによ
りプリドライバ・トランジスタ６のコレクタの電位は低
下し、プリドライバ・トランジスタ５のベース電流が流
れ、プリドライバ・トランジスタ５は導通状態となり、
プリドライバ・トランジスタ５のコレクタ電流により駆
動トランジスタ１は導通となる。
がら説明する。第３図において、プリドライバ・トラン
ジスタ６．１０の動作モードとプリドライバ・トランジ
スタ４．１２の動作モードは同一であり、プリドライバ
・トランジスタ６のベースにｒＨＪレベルの電位および
プリドライバ・トランジスタ１０のベースにｒＬＪレベ
ルの電位が、同じタイミングで゛印加される。これによ
りプリドライバ・トランジスタ６のコレクタの電位は低
下し、プリドライバ・トランジスタ５のベース電流が流
れ、プリドライバ・トランジスタ５は導通状態となり、
プリドライバ・トランジスタ５のコレクタ電流により駆
動トランジスタ１は導通となる。
同様に、プリドライバ・トランジスタとしてのｐｎｐ
）ランジスタ１０のベースがｒＬＪレベルの電位になる
ことによりプリドライバ・トランジスタ１０が導通し、
プリドライバ・トランジスタ１０のコレクタ電流により
プリドライバ・トランジスタ９が導通し、プリドライバ
・トランジスタ９のエミッタ電流が駆動トランジスタ８
のベースに供給されることにより、駆動トランジスタ８
が導通する。
）ランジスタ１０のベースがｒＬＪレベルの電位になる
ことによりプリドライバ・トランジスタ１０が導通し、
プリドライバ・トランジスタ１０のコレクタ電流により
プリドライバ・トランジスタ９が導通し、プリドライバ
・トランジスタ９のエミッタ電流が駆動トランジスタ８
のベースに供給されることにより、駆動トランジスタ８
が導通する。
プリドライバ・トランジスタ６および１０のベースが同
一タイミングで駆動されることにより、同一タイミング
で駆動トランジスタ１，８は導通状態となり、コイル負
荷１３には駆動トランジスタ８のエミッタ側から駆動ト
ランジスタ１のコレクタ側への電流が流れる。
一タイミングで駆動されることにより、同一タイミング
で駆動トランジスタ１，８は導通状態となり、コイル負
荷１３には駆動トランジスタ８のエミッタ側から駆動ト
ランジスタ１のコレクタ側への電流が流れる。
駆動トランジスタ２および７の導通についても駆動トラ
ンジスタ８，１の動作と同一であり、駆動トランジスタ
８．１が導通するとは別の同一タイミングでプリドライ
バ・トランジスタ４．１２のベースは駆動され、駆動ト
ランジスタ２のエミッタ側から駆動トランジスタ７のコ
レクタ側へ電流が流れる。
ンジスタ８，１の動作と同一であり、駆動トランジスタ
８．１が導通するとは別の同一タイミングでプリドライ
バ・トランジスタ４．１２のベースは駆動され、駆動ト
ランジスタ２のエミッタ側から駆動トランジスタ７のコ
レクタ側へ電流が流れる。
以上は従来回路での通常動作モードでの説明であるが、
従来回路では通常動作モードでの問題はない。しかしな
がら、過渡動作すなわち駆動トランジスタが導通から非
導通にかわる場合または電源電圧（Ｖ ＣＣ）が印加か
ら非印加になる場合に発生する逆起電圧に対する対策が
必要である。
従来回路では通常動作モードでの問題はない。しかしな
がら、過渡動作すなわち駆動トランジスタが導通から非
導通にかわる場合または電源電圧（Ｖ ＣＣ）が印加か
ら非印加になる場合に発生する逆起電圧に対する対策が
必要である。
従来回路では、コイル負荷１３による正負の逆起電圧が
生じた場合、正の逆起電圧に対してはツェナーダイオー
ド等の保護ダイオードをＩＣ外部につけ吸収することが
可能であるが、負の逆起電圧が生じた場合、たとえば駆
動トランジスタ１のコレクタ電位が最低電位すなわちグ
ランド電位よりも下がるため、第３図の破線で示す寄生
ｎｐｎトランジスタ１６が、駆動トランジスタ１のコレ
クタをエミッタとし、分離層をベースとし、隣接する分
離された素子のｎエピタキシャル層をコレクタとして動
作するため、プリドライバ・トランジスタ５が駆動トラ
ンジスタ１とパターン的に隣接している場合には、プリ
ドライバ・トランジスタ５の導通し、これにより駆動ト
ランジスタ１を導通させて破壊モードに至る等の問題が
生じた。
生じた場合、正の逆起電圧に対してはツェナーダイオー
ド等の保護ダイオードをＩＣ外部につけ吸収することが
可能であるが、負の逆起電圧が生じた場合、たとえば駆
動トランジスタ１のコレクタ電位が最低電位すなわちグ
ランド電位よりも下がるため、第３図の破線で示す寄生
ｎｐｎトランジスタ１６が、駆動トランジスタ１のコレ
クタをエミッタとし、分離層をベースとし、隣接する分
離された素子のｎエピタキシャル層をコレクタとして動
作するため、プリドライバ・トランジスタ５が駆動トラ
ンジスタ１とパターン的に隣接している場合には、プリ
ドライバ・トランジスタ５の導通し、これにより駆動ト
ランジスタ１を導通させて破壊モードに至る等の問題が
生じた。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、駆動トランジスタのコレクタが
負電位になってもＩＣ特有の寄生効果が生じない安定な
コイル負荷駆動用ＩＣを提供することにある。
の目的とするところは、駆動トランジスタのコレクタが
負電位になってもＩＣ特有の寄生効果が生じない安定な
コイル負荷駆動用ＩＣを提供することにある。
このような目的を達成するために本発明は、第１のエピ
タキシャル層が外来信号により又は過渡動作的に最低電
位よりも低くなるトランジスタを含んでなる半導体集積
回路装置において、第１のエピタキシャル層が負電位に
なるトランジスタの第１の分離層の周辺に回路動作に必
要とされる素子を含まない第２のエピタキシャル層およ
び第２の分離層を負電位の第１のエピタキシャル層をも
つトランジスタの周辺にパターン的に配置し、第２のエ
ピタキシャル層を第１の分離層と電位的に短絡するよう
にしたものである。
タキシャル層が外来信号により又は過渡動作的に最低電
位よりも低くなるトランジスタを含んでなる半導体集積
回路装置において、第１のエピタキシャル層が負電位に
なるトランジスタの第１の分離層の周辺に回路動作に必
要とされる素子を含まない第２のエピタキシャル層およ
び第２の分離層を負電位の第１のエピタキシャル層をも
つトランジスタの周辺にパターン的に配置し、第２のエ
ピタキシャル層を第１の分離層と電位的に短絡するよう
にしたものである。
本発明においては、駆動トランジスタのコレクタの負電
位により発生し、駆動トランジスタのコレクタをエミッ
タとし、第１の分離層をベースとし、ダミーアイランド
のｎエピタキシャル層をコレクタとする寄生ｎｐｎ）ラ
ンジスタにより引き起こされる異常動作を抑制する。
位により発生し、駆動トランジスタのコレクタをエミッ
タとし、第１の分離層をベースとし、ダミーアイランド
のｎエピタキシャル層をコレクタとする寄生ｎｐｎ）ラ
ンジスタにより引き起こされる異常動作を抑制する。
本発明に係わる半導体集積回路装置の一実施例を第１図
、第２図に示す。第１図は本実施例の回路を示し、第２
図はそのパターンを示す。
、第２図に示す。第１図は本実施例の回路を示し、第２
図はそのパターンを示す。
第２図において、３０はコレクタ領域２２が負電位にな
る駆動トランジスタ１の分離層２６の周辺を囲む構成で
配置されたｎエピタキシャル層の領域であり、２８は領
域３０の電位と駆動トランジスタ１の分離層２６の電位
とを同一にするために形成されたｎ＋拡散層の領域であ
り、領域２８と分離層２６とはアルミ配線２９により短
絡される。また領域２７は、領域３０と他の回路素子を
分離するための分離ｐ層である。第１図において、１７
および１８は領域３０と領域２７により構成される寄生
ダイオードおよび領域２７とそれに隣接する島のｎエピ
タキシャル層とにより構成される寄生ダイオードである
。第１図および第２図において第３図および第４図と同
一部分又は相当部分には同一符号が付しである。
る駆動トランジスタ１の分離層２６の周辺を囲む構成で
配置されたｎエピタキシャル層の領域であり、２８は領
域３０の電位と駆動トランジスタ１の分離層２６の電位
とを同一にするために形成されたｎ＋拡散層の領域であ
り、領域２８と分離層２６とはアルミ配線２９により短
絡される。また領域２７は、領域３０と他の回路素子を
分離するための分離ｐ層である。第１図において、１７
および１８は領域３０と領域２７により構成される寄生
ダイオードおよび領域２７とそれに隣接する島のｎエピ
タキシャル層とにより構成される寄生ダイオードである
。第１図および第２図において第３図および第４図と同
一部分又は相当部分には同一符号が付しである。
次に本実施例の動作について第１図、第２図を用いて説
明する。駆動トランジスタ１のコレクタが負電位になっ
た場合、第２図の領域２２が負電位になるため、領域２
２．領域２６で形成されるｐｎ接合が順方向にバイアス
される。このため、駆動トランジスタ１と隣接した部分
に第３図の従来回路に示すようなプリドライバ・トラン
ジスタ５が配置されている場合には、寄生ｎｐｎ）ラン
ジスタ１６が動作することになる。
明する。駆動トランジスタ１のコレクタが負電位になっ
た場合、第２図の領域２２が負電位になるため、領域２
２．領域２６で形成されるｐｎ接合が順方向にバイアス
される。このため、駆動トランジスタ１と隣接した部分
に第３図の従来回路に示すようなプリドライバ・トラン
ジスタ５が配置されている場合には、寄生ｎｐｎ）ラン
ジスタ１６が動作することになる。
本実施例においては、第２図に示すように、コレクタ電
位が負電位になる駆動トランジスタ１のパターン周辺に
ダミーアイランドのｎエピタキシャル層３０が配置され
、このｎエピタキシャル層３０は領域２８で示されるコ
ンタクトとアルミ配線２９により分離ｐ層２６と電気的
に短絡されている。このため、第１図に示すように、寄
生ｎｐｎトランジスタ１６のコレクタ・ベース間は短絡
され、寄生ｎｐｎ ）ランジスタ１６のトランジスタ動
作は発生しない。これにより、寄生ｎｐｎトランジスタ
１６に起因して発生する他回路素子への悪影響を回避す
ることができる。
位が負電位になる駆動トランジスタ１のパターン周辺に
ダミーアイランドのｎエピタキシャル層３０が配置され
、このｎエピタキシャル層３０は領域２８で示されるコ
ンタクトとアルミ配線２９により分離ｐ層２６と電気的
に短絡されている。このため、第１図に示すように、寄
生ｎｐｎトランジスタ１６のコレクタ・ベース間は短絡
され、寄生ｎｐｎ ）ランジスタ１６のトランジスタ動
作は発生しない。これにより、寄生ｎｐｎトランジスタ
１６に起因して発生する他回路素子への悪影響を回避す
ることができる。
本実施例では、駆動トランジスタのコレクタ電位が負電
位になることにより生じる寄生ｎ ｐ ｎ ｌ−ランジ
スタの防止策につき述べているが、同様の原理により、
横方向ｐｎｐ）ランジスタのベース層（ｎエピタキシャ
ル層）が負電位になり生じる寄生効果についても同様の
効果を奏する。
位になることにより生じる寄生ｎ ｐ ｎ ｌ−ランジ
スタの防止策につき述べているが、同様の原理により、
横方向ｐｎｐ）ランジスタのベース層（ｎエピタキシャ
ル層）が負電位になり生じる寄生効果についても同様の
効果を奏する。
以上説明したように本発明は、第１のエピタキシャル層
が負電位になるトランジスタの第１の分離層の周辺に回
路動作に必要とされる素子を含まない第２のエピタキシ
ャル層および第２の分離層を負電位の第１のエピタキシ
ャル層をもつトランジスタの周辺にパターン的に配置し
、第２のエピタキシャル層を第１の分離層と電位的に短
絡したことにより、寄生ｎｐｎ）ランジスタのコレクタ
・ベース間を短絡することができ、寄生ｎｐｎトランジ
スタの影響をさけることができる効果がある。また従来
、寄生効果を防止するために駆動トランジスタのコレク
タ出力とグランド間にダイオード動作閾値の低いショッ
トキーダイオード等が必要であったが、これが不要とな
り、大幅な部品削減が可能となる効果がある。
が負電位になるトランジスタの第１の分離層の周辺に回
路動作に必要とされる素子を含まない第２のエピタキシ
ャル層および第２の分離層を負電位の第１のエピタキシ
ャル層をもつトランジスタの周辺にパターン的に配置し
、第２のエピタキシャル層を第１の分離層と電位的に短
絡したことにより、寄生ｎｐｎ）ランジスタのコレクタ
・ベース間を短絡することができ、寄生ｎｐｎトランジ
スタの影響をさけることができる効果がある。また従来
、寄生効果を防止するために駆動トランジスタのコレク
タ出力とグランド間にダイオード動作閾値の低いショッ
トキーダイオード等が必要であったが、これが不要とな
り、大幅な部品削減が可能となる効果がある。
第１図および第２図は本発明に係わる半導体集積回路装
置の一実施例を示す回路図およびパターン図、第３図お
よび第４図は従来の半導体集積回路装置を示す回路図お
よびパターン図である。 １．２．７．８・・・・駆動トランジスタ、３〜６，９
〜１２・・・・プリドライバ・トランジスタ、１３・・
・・コイル負荷、１４．１５・・・・抵抗、１６・・・
・寄生ｎｐｎ）ランジスタ、１７．１８・・・・寄生ダ
イオード。
置の一実施例を示す回路図およびパターン図、第３図お
よび第４図は従来の半導体集積回路装置を示す回路図お
よびパターン図である。 １．２．７．８・・・・駆動トランジスタ、３〜６，９
〜１２・・・・プリドライバ・トランジスタ、１３・・
・・コイル負荷、１４．１５・・・・抵抗、１６・・・
・寄生ｎｐｎ）ランジスタ、１７．１８・・・・寄生ダ
イオード。
Claims (1)
- ｐｎ接合により集積化素子の電気分離をはかり、同一チ
ップ上にｎｐｎトランジスタ・ｐｎｐトランジスタ・抵
抗素子等を集積化して構成し、分離ｐｎ接合のｐ層を最
低電位に保持して回路動作を行い、第１のエピタキシャ
ル層が外来信号により又は過渡動作的に最低電位よりも
低くなるトランジスタを含んでなる半導体集積回路装置
において、前記第１のエピタキシャル層が負電位になる
トランジスタの第１の分離層の周辺に回路動作に必要と
される素子を含まない第２のエピタキシャル層および第
２の分離層を前記負電位の第１のエピタキシャル層をも
つトランジスタの周辺にパターン的に配置し、前記第２
のエピタキシャル層を前記第１の分離層と電位的に短絡
したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28820385A JPS62145858A (ja) | 1985-12-20 | 1985-12-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28820385A JPS62145858A (ja) | 1985-12-20 | 1985-12-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62145858A true JPS62145858A (ja) | 1987-06-29 |
Family
ID=17727149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28820385A Pending JPS62145858A (ja) | 1985-12-20 | 1985-12-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62145858A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166740A (ja) * | 1982-03-26 | 1983-10-01 | Matsushita Electronics Corp | 半導体装置 |
-
1985
- 1985-12-20 JP JP28820385A patent/JPS62145858A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166740A (ja) * | 1982-03-26 | 1983-10-01 | Matsushita Electronics Corp | 半導体装置 |
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