JPS6074720A - 基準電源回路 - Google Patents
基準電源回路Info
- Publication number
- JPS6074720A JPS6074720A JP58180453A JP18045383A JPS6074720A JP S6074720 A JPS6074720 A JP S6074720A JP 58180453 A JP58180453 A JP 58180453A JP 18045383 A JP18045383 A JP 18045383A JP S6074720 A JPS6074720 A JP S6074720A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- power supply
- resistor
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
Landscapes
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、基準電源回路に関し、特に制御電圧によりて
オンオフが可能でらりKOL回路等に供給される基準電
源を発生するための回路に関する。
オンオフが可能でらりKOL回路等に供給される基準電
源を発生するための回路に関する。
従来技術と問題点
従来、例えばEjOL(エミッタカップルドロジック)
回路上用いたRAM (ランダムアクセスメモリ)装置
において、メモリチップが非選択の場合の消費電力の軽
減を図るため、該メモリチップが非選択になった時には
BOL回路の定電流源回路に供給されている基準電源を
遮断することにより周辺回路の電流全軽減する方法が提
案されている(特開昭54−96939号参照)。すな
わち、第1図に示すように、PNP)ランジスタQ1ダ
イオードD!および抵抗島からなるスイッチング回路と
、1iPNトランジスタQ重および抵抗島からなるエミ
ッタホロワ回路と、トランジスタQ1のコレクタすなわ
ちトランジスタQ倉のペースと負電圧の電源V1mとの
間に直列接続されたダイオードD、、 D、、 D4と
全具備する基準電源回路1によって基準電圧VRf生成
しRAM等のMobl路の足電流回路用トランジスタQ
s等に供給する。基準電源回路1においては、RAM装
置のメモリチップ全選択するためのチップイネーブル信
号agが低レベルの場合にはトランジスタQ+がオンと
なりダイオードD、、 D、、 D4の直列回路1’l
流が流れ、この直列回路の両端電圧がトランジスタQ2
および抵抗島によって構成されるエミッタホロワ回路?
介して基準電圧VeしてjiiOL回路の定電流源回路
2に供紹6れる。また、第1図の回路において、チップ
イネーブル信号丁1が高レベルの場合は、トランジスタ
Q1がオフとなり、該トランジスタのコレクタ電圧が電
源電圧Vmmまで低下するから基準電源回路1から電圧
は出力でれない。したがって、この場合はEOL回路の
定電流源回路2がカットオフ状態となり、JiiOL回
路の電流が遮断される。すなわち、第1図の回路によれ
ばチップ非選択の場合には周辺回路等全構成するEOL
回の電流が遮断され、チップ非選択時における消費電力
が軽減される。
回路上用いたRAM (ランダムアクセスメモリ)装置
において、メモリチップが非選択の場合の消費電力の軽
減を図るため、該メモリチップが非選択になった時には
BOL回路の定電流源回路に供給されている基準電源を
遮断することにより周辺回路の電流全軽減する方法が提
案されている(特開昭54−96939号参照)。すな
わち、第1図に示すように、PNP)ランジスタQ1ダ
イオードD!および抵抗島からなるスイッチング回路と
、1iPNトランジスタQ重および抵抗島からなるエミ
ッタホロワ回路と、トランジスタQ1のコレクタすなわ
ちトランジスタQ倉のペースと負電圧の電源V1mとの
間に直列接続されたダイオードD、、 D、、 D4と
全具備する基準電源回路1によって基準電圧VRf生成
しRAM等のMobl路の足電流回路用トランジスタQ
s等に供給する。基準電源回路1においては、RAM装
置のメモリチップ全選択するためのチップイネーブル信
号agが低レベルの場合にはトランジスタQ+がオンと
なりダイオードD、、 D、、 D4の直列回路1’l
流が流れ、この直列回路の両端電圧がトランジスタQ2
および抵抗島によって構成されるエミッタホロワ回路?
介して基準電圧VeしてjiiOL回路の定電流源回路
2に供紹6れる。また、第1図の回路において、チップ
イネーブル信号丁1が高レベルの場合は、トランジスタ
Q1がオフとなり、該トランジスタのコレクタ電圧が電
源電圧Vmmまで低下するから基準電源回路1から電圧
は出力でれない。したがって、この場合はEOL回路の
定電流源回路2がカットオフ状態となり、JiiOL回
路の電流が遮断される。すなわち、第1図の回路によれ
ばチップ非選択の場合には周辺回路等全構成するEOL
回の電流が遮断され、チップ非選択時における消費電力
が軽減される。
しかしながら、第1図の従来形の回路においては、基準
電圧が3個のダイオードの直列回路の両端電圧tトラン
ジスタ1個に有するエミッタホロワ回路全介して出力し
、この出力電圧全基準電圧として定電流源回路のトラン
ジスタのペースに印加しているため、基準電圧vyt
の温度特性がダイオード1個に相当する分だけ悪化する
という不都合がめった。
電圧が3個のダイオードの直列回路の両端電圧tトラン
ジスタ1個に有するエミッタホロワ回路全介して出力し
、この出力電圧全基準電圧として定電流源回路のトラン
ジスタのペースに印加しているため、基準電圧vyt
の温度特性がダイオード1個に相当する分だけ悪化する
という不都合がめった。
発明の目的
本発明の目的は、前述の従来形における問題点に鑑み、
制御信号によりオンオフ可能な基準電源回路において、
基準電圧會2個のダイオードと1個の抵抗の直列回路と
この直列回路に一定の電流を流子回路と全基準として発
生させるという構想に基づき、基準電源出力の温度特性
全安定化すると共に、基準電源出力を他の基準電源によ
って適切に調整できるようにすることにある。
制御信号によりオンオフ可能な基準電源回路において、
基準電圧會2個のダイオードと1個の抵抗の直列回路と
この直列回路に一定の電流を流子回路と全基準として発
生させるという構想に基づき、基準電源出力の温度特性
全安定化すると共に、基準電源出力を他の基準電源によ
って適切に調整できるようにすることにある。
発明の構成
そしてこの目的は、本発明によれは、エミッタが共通接
続され電流スイッチ″を構成する第1および第2のトラ
ンジスタと、該第1および第2のトランジスタの共通エ
ミッタに接続された定電流源回路と、該第2のトランジ
スタのコレクタの電源の第1の端子との間に接続された
ダイオードと、該第2のトランジスタのコレクタにベー
スが接続はれ電源の第1の端子にエミ ツタが接続され
た第3のトランジスタと、該第3のトランジスタのコレ
クタと電源の第2の端子との間に接続された2個のダイ
オードと抵抗の直列回路と、該第3のトランジスタのコ
レクタにペースが接続された出力用エミッタホロワトラ
ンジスタと全具備し、該第1のトランジスタのベースに
選択信号が印加されたときに基準電源?出力する基準電
源回路およびエミッタが共通接続され電流スイッチ全構
成する第1および第2のトランジスタと、該第1および
第2のトランジスタの共通エミッタに接続された定電流
源回路と、該第2のトランジスタのコレクタと電源の第
1の端子との間に接続されたタイオードと、該第2のト
ランジスタのコレクタにベースが接続され電源の第1の
端子にエミッタが接続式れた第3のトランジスタと、該
第3のトランジスタのコレクタに抵抗を介して接続され
た出力用エミッタホロワトランジスタと、該出力用エミ
ッタホロワトランジスタのベースと前記定電流源回路に
供給される基準電圧源との間に接続されたダイオードと
を具備し、該第1のトランジスタのベースに選択信号が
印加されたときに基準電源全出方する基準電源回路全提
供することによって達成される。
続され電流スイッチ″を構成する第1および第2のトラ
ンジスタと、該第1および第2のトランジスタの共通エ
ミッタに接続された定電流源回路と、該第2のトランジ
スタのコレクタの電源の第1の端子との間に接続された
ダイオードと、該第2のトランジスタのコレクタにベー
スが接続はれ電源の第1の端子にエミ ツタが接続され
た第3のトランジスタと、該第3のトランジスタのコレ
クタと電源の第2の端子との間に接続された2個のダイ
オードと抵抗の直列回路と、該第3のトランジスタのコ
レクタにペースが接続された出力用エミッタホロワトラ
ンジスタと全具備し、該第1のトランジスタのベースに
選択信号が印加されたときに基準電源?出力する基準電
源回路およびエミッタが共通接続され電流スイッチ全構
成する第1および第2のトランジスタと、該第1および
第2のトランジスタの共通エミッタに接続された定電流
源回路と、該第2のトランジスタのコレクタと電源の第
1の端子との間に接続されたタイオードと、該第2のト
ランジスタのコレクタにベースが接続され電源の第1の
端子にエミッタが接続式れた第3のトランジスタと、該
第3のトランジスタのコレクタに抵抗を介して接続され
た出力用エミッタホロワトランジスタと、該出力用エミ
ッタホロワトランジスタのベースと前記定電流源回路に
供給される基準電圧源との間に接続されたダイオードと
を具備し、該第1のトランジスタのベースに選択信号が
印加されたときに基準電源全出方する基準電源回路全提
供することによって達成される。
発明の実施例
以下、図面によυ本発明の詳細な説明する。
第2図は、本発明の1実施例に係わる基準電源回路を示
す。同図の回路はトランジスタQar Qm、および電
、抵抗1(4,およびダイオードD6による電流スイッ
チ部と、トランジスタQt、 Qs、ダイオードD・、
Dl、抵抗島、R1による基準電圧発生部とを具備する
。なお、参照数字2は、第1図の回路と同様にBOL回
路の定電流源回路の一部を示す。
す。同図の回路はトランジスタQar Qm、および電
、抵抗1(4,およびダイオードD6による電流スイッ
チ部と、トランジスタQt、 Qs、ダイオードD・、
Dl、抵抗島、R1による基準電圧発生部とを具備する
。なお、参照数字2は、第1図の回路と同様にBOL回
路の定電流源回路の一部を示す。
第2図の回路においては、制御信号としてのチップセレ
クト信号aSが尚レベル、丁なゎち同区の場合はOボル
ト、の時にはトランジスタQ4がオン、トランジスタQ
jがオフとなる。なお、トランジスタQ・のベースに印
加されている基準電圧vl′tI社チップセレクト信号
aSの高レベルの′電圧と低レベルの電圧との中間の電
圧金有するものとする。
クト信号aSが尚レベル、丁なゎち同区の場合はOボル
ト、の時にはトランジスタQ4がオン、トランジスタQ
jがオフとなる。なお、トランジスタQ・のベースに印
加されている基準電圧vl′tI社チップセレクト信号
aSの高レベルの′電圧と低レベルの電圧との中間の電
圧金有するものとする。
トランジスタQBのカットオフにょj7、PNP)ラン
ジスタQrのベースが高レベルとなり該トランジスタQ
7がカットオフする。したがって、トランジスタQ1の
ベース電圧が低レベルすなわちVlMとなり)iiOL
回路の定電流源回路2には基準電圧VRは供給されない
。
ジスタQrのベースが高レベルとなり該トランジスタQ
7がカットオフする。したがって、トランジスタQ1の
ベース電圧が低レベルすなわちVlMとなり)iiOL
回路の定電流源回路2には基準電圧VRは供給されない
。
これに対して、チップセクト信号aSが低レベルの場合
tユ、トランジスタQ4がオフ、トランジスタQsがオ
ンとなる。これにより、トランジスタQ7のエミッタベ
ース接合とダイオードD、の並列回路からトランジスタ
Q、およびQ−1および抵抗R,の回路に電流が流れる
。したがって、トランジスタQ7のコレクタから電源V
mmにつながるタイオードD@、D、と抵抗島の直列回
路に電流が流れこの直列回路の両端の電圧がトランジス
タQsおよび抵抗R。
tユ、トランジスタQ4がオフ、トランジスタQsがオ
ンとなる。これにより、トランジスタQ7のエミッタベ
ース接合とダイオードD、の並列回路からトランジスタ
Q、およびQ−1および抵抗R,の回路に電流が流れる
。したがって、トランジスタQ7のコレクタから電源V
mmにつながるタイオードD@、D、と抵抗島の直列回
路に電流が流れこの直列回路の両端の電圧がトランジス
タQsおよび抵抗R。
によって構成されるエミッタホロワ回路を介して基準電
圧VJI として定電流源回路2 VC供給される。
圧VJI として定電流源回路2 VC供給される。
この場合、電流スイッチ回路のトランジスタQ、のコレ
クタエミッタ間全光れる電流は基準電圧VR1によって
規制σれる肯は一定の値になるからトランジスタQsの
コレクタ電流もほぼ一足となる。そして、このコレクタ
電流はトランジスタQ1のエミッタベース接合およびダ
イオードDIi流れる電流の和に等しく、かつトランジ
スタQ1のエミッタベース間接合上流れる電流の大きさ
とダイオード聡葡流れる電流の大きさとの比率はこれら
のトランジスタQマおよびダイオードD、の接合部の大
き芒その他これらの各素子に特有のパラメータによって
冗められるから、はぼ一定となる。したがって、トラン
ジスタQ1のエミッタベース接合全光れる電流すなわち
ベース電流は一定となり、該トランジスタQ1のコレク
タ電流もほぼ一足となる。このため、抵抗島の両端電圧
全はじめ各ダイオードD・およびDlの両端電圧が一足
となり基準電圧VB の大きさも一定の値となる。この
場合、ダイオードD@およびDlと抵抗1(、との直列
回路によつて生ずる電圧は2つのl’N接合すなわちト
ランジスタQ、お↑rK Q、、のペースエミッタ枡を
と1イ固の抵抗R,に印加されるため、定電流源回路2
の抵抗島に流れる電流の温度特性を極めて安定化するこ
とができる。
クタエミッタ間全光れる電流は基準電圧VR1によって
規制σれる肯は一定の値になるからトランジスタQsの
コレクタ電流もほぼ一足となる。そして、このコレクタ
電流はトランジスタQ1のエミッタベース接合およびダ
イオードDIi流れる電流の和に等しく、かつトランジ
スタQ1のエミッタベース間接合上流れる電流の大きさ
とダイオード聡葡流れる電流の大きさとの比率はこれら
のトランジスタQマおよびダイオードD、の接合部の大
き芒その他これらの各素子に特有のパラメータによって
冗められるから、はぼ一定となる。したがって、トラン
ジスタQ1のエミッタベース接合全光れる電流すなわち
ベース電流は一定となり、該トランジスタQ1のコレク
タ電流もほぼ一足となる。このため、抵抗島の両端電圧
全はじめ各ダイオードD・およびDlの両端電圧が一足
となり基準電圧VB の大きさも一定の値となる。この
場合、ダイオードD@およびDlと抵抗1(、との直列
回路によつて生ずる電圧は2つのl’N接合すなわちト
ランジスタQ、お↑rK Q、、のペースエミッタ枡を
と1イ固の抵抗R,に印加されるため、定電流源回路2
の抵抗島に流れる電流の温度特性を極めて安定化するこ
とができる。
第31は、本発明の他の実施例に係わる基準電源回路を
示す。間融の回路においては、トランジスタQ1のコレ
クタ抵抗Rtk介してエミクタホロヮ用トランジスタQ
8のベースに接続し、かつ該トランジスタQ・のベース
?ダイオードD1會介して電流スイッチ回路のトランジ
スタQ@のベースに接続している。したがって、第2図
の回路のようにトランジスタQ、のベースと電源78間
に挿入されたダイオードD6およびDlと抵抗島の直列
回路は用いられておらず、トランジスタ船のコレクタ亀
流會流すためにトランジスタQ、春のベースと電源Vl
l1間にR1が挿入されている。
示す。間融の回路においては、トランジスタQ1のコレ
クタ抵抗Rtk介してエミクタホロヮ用トランジスタQ
8のベースに接続し、かつ該トランジスタQ・のベース
?ダイオードD1會介して電流スイッチ回路のトランジ
スタQ@のベースに接続している。したがって、第2図
の回路のようにトランジスタQ、のベースと電源78間
に挿入されたダイオードD6およびDlと抵抗島の直列
回路は用いられておらず、トランジスタ船のコレクタ亀
流會流すためにトランジスタQ、春のベースと電源Vl
l1間にR1が挿入されている。
第3図の回路においては、トランジスタQsのベース電
圧は基準電圧Vn、よりもダイオードD、の順方向電圧
降下分だけ高い電圧となる。また、出方基準VRはトラ
ンジスタQ、のベース電圧よりも該トランジスタ嘩のベ
ースエミッタ接合による電圧降下分だけ低い値となる。
圧は基準電圧Vn、よりもダイオードD、の順方向電圧
降下分だけ高い電圧となる。また、出方基準VRはトラ
ンジスタQ、のベース電圧よりも該トランジスタ嘩のベ
ースエミッタ接合による電圧降下分だけ低い値となる。
したがって、基準電圧VR,と出力基準電圧VQは同じ
値となり、基準電圧vR1を一足値にしておけは出力基
準電圧VBも一足値とすることができる。また、出力基
準電圧VRの温度特性は基準電圧Vnlの温度特性と同
じ傾向にすることが可能となり、チップセレクト信号C
8によってオンオフされる基準電圧VRf集積回路装置
内部の基準電圧VR1と同一温度特性とすることが可能
になり集積回路内部の温度特性の補償全容易かつ的確に
行なうことが可能になる。
値となり、基準電圧vR1を一足値にしておけは出力基
準電圧VBも一足値とすることができる。また、出力基
準電圧VRの温度特性は基準電圧Vnlの温度特性と同
じ傾向にすることが可能となり、チップセレクト信号C
8によってオンオフされる基準電圧VRf集積回路装置
内部の基準電圧VR1と同一温度特性とすることが可能
になり集積回路内部の温度特性の補償全容易かつ的確に
行なうことが可能になる。
発明の効果
このように、本発明によれは、集積回路装置全選択する
チップセレクト信号等を制御信号として基準電源のオン
オフが可能となシ、チップ非選択時には回路各部のトラ
ンジスタ全カットオフすることにより消費電力の節減全
図ることができると共に、出力基準電源の温度特性全所
望の傾向にすることが可能になり、集積回路装置の温度
特性を適格に補償することが可能になる。
チップセレクト信号等を制御信号として基準電源のオン
オフが可能となシ、チップ非選択時には回路各部のトラ
ンジスタ全カットオフすることにより消費電力の節減全
図ることができると共に、出力基準電源の温度特性全所
望の傾向にすることが可能になり、集積回路装置の温度
特性を適格に補償することが可能になる。
第1図は従来形の基準電源回路の構成を示す回路図、そ
して第2図および第3図はそれぞれ本発明の実施例に係
わる基準電源回路全示す電気回路図である。 Q+、Q町・・、Q、:トランジスタ、病、D!、・・
、D、:ダイオード、民、R鵞、・・・、R8:抵抗、
1:基準電源回路、2:尾篭流源回路。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 円 1)幸 男 弁理士 山 口 昭 之 第1図 第3図
して第2図および第3図はそれぞれ本発明の実施例に係
わる基準電源回路全示す電気回路図である。 Q+、Q町・・、Q、:トランジスタ、病、D!、・・
、D、:ダイオード、民、R鵞、・・・、R8:抵抗、
1:基準電源回路、2:尾篭流源回路。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 円 1)幸 男 弁理士 山 口 昭 之 第1図 第3図
Claims (1)
- 【特許請求の範囲】 1、 エミッタが共す接続され電流スイッチを構成する
第1およびあ2のトランジスタと、該第1および第2の
トランジスタの共通エミッタに接続された定電流源回路
と、該第2のトランジスタのコレクタと電源の第1の端
子との間に接続されたダイオードと、該第2のトランジ
スタのコレクタにベースが接続され電源の第1の端子に
エミッタが接続された第3のトランジスタと、該第3の
トランジスタのコレクタと電源の第2の端子との間に接
続された2個のダイオードと抵抗の直列回路と、該第3
のトランジスタのコレクタにベースカ接続された出力用
エミッタホロワトランジスタとを具備し、該第1のトラ
ンジスタのベースに選択信号が印加されたときに基準電
源t−出力する基準電源回路。 2、 エミ、タカ五共通棲続され電流スイッチを構成す
る第1および第2のトランジスタと、該第1および第2
のトランジスタの共通エミッタに接続された定電流源回
路と、該第2のトランジスタのコレクタと電源の第1の
端子との間に接続されたダイオードと、該第2のトラン
ジスタのコレクタにベースが接続され電源の第1の端子
にエミッタが接続された亀3のトランジスタと、該第3
のトランジスタのコレクタに抵抗を介して接続された出
力用エミッタホロワトランジスタと、該出方用エミッタ
ホロワトランジスタのベースと前記定電流源回路に供給
される基準電圧源との間に接続されたダイオードとを具
備し、該第1のトランジスタのベースに選択信号が印加
されたときに基準電源を出力する基準電源回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58180453A JPS6074720A (ja) | 1983-09-30 | 1983-09-30 | 基準電源回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58180453A JPS6074720A (ja) | 1983-09-30 | 1983-09-30 | 基準電源回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6074720A true JPS6074720A (ja) | 1985-04-27 |
Family
ID=16083487
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58180453A Pending JPS6074720A (ja) | 1983-09-30 | 1983-09-30 | 基準電源回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6074720A (ja) |
-
1983
- 1983-09-30 JP JP58180453A patent/JPS6074720A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6059807A (ja) | トランジスタ保護回路 | |
JPH0473806B2 (ja) | ||
JPH07104372B2 (ja) | 電圧比較回路 | |
US4352057A (en) | Constant current source | |
JPH082010B2 (ja) | 電流伝達回路 | |
JPS6074720A (ja) | 基準電源回路 | |
JPH08123567A (ja) | 定電圧源回路 | |
JPH0474734B2 (ja) | ||
JPH0477329B2 (ja) | ||
KR940002812B1 (ko) | 저전류 기동회로 | |
JP2647725B2 (ja) | 電圧比較器 | |
JP2805893B2 (ja) | 半導体集積回路 | |
JP2687419B2 (ja) | 電流源回路用起動回路 | |
JP3018486B2 (ja) | バイアス回路 | |
JP2829773B2 (ja) | コンパレータ回路 | |
JP2643855B2 (ja) | 基準電流回路 | |
JPH0381325B2 (ja) | ||
JP2829738B2 (ja) | コンパレータ | |
JPS6255327B2 (ja) | ||
KR950000520B1 (ko) | 바이어스 집적회로 | |
JP2592990B2 (ja) | 電圧制御回路 | |
JPS6049376B2 (ja) | 集積化ラッチ回路 | |
JPH0666044B2 (ja) | 集積化電源装置 | |
JPS6040737B2 (ja) | トランジスタ回路 | |
JPH0545093B2 (ja) |