JPS6074720A - 基準電源回路 - Google Patents
基準電源回路Info
- Publication number
- JPS6074720A JPS6074720A JP58180453A JP18045383A JPS6074720A JP S6074720 A JPS6074720 A JP S6074720A JP 58180453 A JP58180453 A JP 58180453A JP 18045383 A JP18045383 A JP 18045383A JP S6074720 A JPS6074720 A JP S6074720A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- power supply
- resistor
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
Landscapes
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、基準電源回路に関し、特に制御電圧によりて
オンオフが可能でらりＫＯＬ回路等に供給される基準電
源を発生するための回路に関する。
オンオフが可能でらりＫＯＬ回路等に供給される基準電
源を発生するための回路に関する。
従来技術と問題点
従来、例えばＥｊＯＬ（エミッタカップルドロジック）
回路上用いたＲＡＭ （ランダムアクセスメモリ）装置
において、メモリチップが非選択の場合の消費電力の軽
減を図るため、該メモリチップが非選択になった時には
ＢＯＬ回路の定電流源回路に供給されている基準電源を
遮断することにより周辺回路の電流全軽減する方法が提
案されている（特開昭５４−９６９３９号参照）。すな
わち、第１図に示すように、ＰＮＰ）ランジスタＱ１ダ
イオードＤ！および抵抗島からなるスイッチング回路と
、１ｉＰＮトランジスタＱ重および抵抗島からなるエミ
ッタホロワ回路と、トランジスタＱ１のコレクタすなわ
ちトランジスタＱ倉のペースと負電圧の電源Ｖ１ｍとの
間に直列接続されたダイオードＤ、、 Ｄ、、 Ｄ４と
全具備する基準電源回路１によって基準電圧ＶＲｆ生成
しＲＡＭ等のＭｏｂｌ路の足電流回路用トランジスタＱ
ｓ等に供給する。基準電源回路１においては、ＲＡＭ装
置のメモリチップ全選択するためのチップイネーブル信
号ａｇが低レベルの場合にはトランジスタＱ＋がオンと
なりダイオードＤ、、 Ｄ、、 Ｄ４の直列回路１’ｌ
流が流れ、この直列回路の両端電圧がトランジスタＱ２
および抵抗島によって構成されるエミッタホロワ回路？
介して基準電圧ＶｅしてｊｉｉＯＬ回路の定電流源回路
２に供紹６れる。また、第１図の回路において、チップ
イネーブル信号丁１が高レベルの場合は、トランジスタ
Ｑ１がオフとなり、該トランジスタのコレクタ電圧が電
源電圧Ｖｍｍまで低下するから基準電源回路１から電圧
は出力でれない。したがって、この場合はＥＯＬ回路の
定電流源回路２がカットオフ状態となり、ＪｉｉＯＬ回
路の電流が遮断される。すなわち、第１図の回路によれ
ばチップ非選択の場合には周辺回路等全構成するＥＯＬ
回の電流が遮断され、チップ非選択時における消費電力
が軽減される。
回路上用いたＲＡＭ （ランダムアクセスメモリ）装置
において、メモリチップが非選択の場合の消費電力の軽
減を図るため、該メモリチップが非選択になった時には
ＢＯＬ回路の定電流源回路に供給されている基準電源を
遮断することにより周辺回路の電流全軽減する方法が提
案されている（特開昭５４−９６９３９号参照）。すな
わち、第１図に示すように、ＰＮＰ）ランジスタＱ１ダ
イオードＤ！および抵抗島からなるスイッチング回路と
、１ｉＰＮトランジスタＱ重および抵抗島からなるエミ
ッタホロワ回路と、トランジスタＱ１のコレクタすなわ
ちトランジスタＱ倉のペースと負電圧の電源Ｖ１ｍとの
間に直列接続されたダイオードＤ、、 Ｄ、、 Ｄ４と
全具備する基準電源回路１によって基準電圧ＶＲｆ生成
しＲＡＭ等のＭｏｂｌ路の足電流回路用トランジスタＱ
ｓ等に供給する。基準電源回路１においては、ＲＡＭ装
置のメモリチップ全選択するためのチップイネーブル信
号ａｇが低レベルの場合にはトランジスタＱ＋がオンと
なりダイオードＤ、、 Ｄ、、 Ｄ４の直列回路１’ｌ
流が流れ、この直列回路の両端電圧がトランジスタＱ２
および抵抗島によって構成されるエミッタホロワ回路？
介して基準電圧ＶｅしてｊｉｉＯＬ回路の定電流源回路
２に供紹６れる。また、第１図の回路において、チップ
イネーブル信号丁１が高レベルの場合は、トランジスタ
Ｑ１がオフとなり、該トランジスタのコレクタ電圧が電
源電圧Ｖｍｍまで低下するから基準電源回路１から電圧
は出力でれない。したがって、この場合はＥＯＬ回路の
定電流源回路２がカットオフ状態となり、ＪｉｉＯＬ回
路の電流が遮断される。すなわち、第１図の回路によれ
ばチップ非選択の場合には周辺回路等全構成するＥＯＬ
回の電流が遮断され、チップ非選択時における消費電力
が軽減される。
しかしながら、第１図の従来形の回路においては、基準
電圧が３個のダイオードの直列回路の両端電圧ｔトラン
ジスタ１個に有するエミッタホロワ回路全介して出力し
、この出力電圧全基準電圧として定電流源回路のトラン
ジスタのペースに印加しているため、基準電圧ｖｙｔ
の温度特性がダイオード１個に相当する分だけ悪化する
という不都合がめった。
電圧が３個のダイオードの直列回路の両端電圧ｔトラン
ジスタ１個に有するエミッタホロワ回路全介して出力し
、この出力電圧全基準電圧として定電流源回路のトラン
ジスタのペースに印加しているため、基準電圧ｖｙｔ
の温度特性がダイオード１個に相当する分だけ悪化する
という不都合がめった。
発明の目的
本発明の目的は、前述の従来形における問題点に鑑み、
制御信号によりオンオフ可能な基準電源回路において、
基準電圧會２個のダイオードと１個の抵抗の直列回路と
この直列回路に一定の電流を流子回路と全基準として発
生させるという構想に基づき、基準電源出力の温度特性
全安定化すると共に、基準電源出力を他の基準電源によ
って適切に調整できるようにすることにある。
制御信号によりオンオフ可能な基準電源回路において、
基準電圧會２個のダイオードと１個の抵抗の直列回路と
この直列回路に一定の電流を流子回路と全基準として発
生させるという構想に基づき、基準電源出力の温度特性
全安定化すると共に、基準電源出力を他の基準電源によ
って適切に調整できるようにすることにある。
発明の構成
そしてこの目的は、本発明によれは、エミッタが共通接
続され電流スイッチ″を構成する第１および第２のトラ
ンジスタと、該第１および第２のトランジスタの共通エ
ミッタに接続された定電流源回路と、該第２のトランジ
スタのコレクタの電源の第１の端子との間に接続された
ダイオードと、該第２のトランジスタのコレクタにベー
スが接続はれ電源の第１の端子にエミ ツタが接続され
た第３のトランジスタと、該第３のトランジスタのコレ
クタと電源の第２の端子との間に接続された２個のダイ
オードと抵抗の直列回路と、該第３のトランジスタのコ
レクタにペースが接続された出力用エミッタホロワトラ
ンジスタと全具備し、該第１のトランジスタのベースに
選択信号が印加されたときに基準電源？出力する基準電
源回路およびエミッタが共通接続され電流スイッチ全構
成する第１および第２のトランジスタと、該第１および
第２のトランジスタの共通エミッタに接続された定電流
源回路と、該第２のトランジスタのコレクタと電源の第
１の端子との間に接続されたタイオードと、該第２のト
ランジスタのコレクタにベースが接続され電源の第１の
端子にエミッタが接続式れた第３のトランジスタと、該
第３のトランジスタのコレクタに抵抗を介して接続され
た出力用エミッタホロワトランジスタと、該出力用エミ
ッタホロワトランジスタのベースと前記定電流源回路に
供給される基準電圧源との間に接続されたダイオードと
を具備し、該第１のトランジスタのベースに選択信号が
印加されたときに基準電源全出方する基準電源回路全提
供することによって達成される。
続され電流スイッチ″を構成する第１および第２のトラ
ンジスタと、該第１および第２のトランジスタの共通エ
ミッタに接続された定電流源回路と、該第２のトランジ
スタのコレクタの電源の第１の端子との間に接続された
ダイオードと、該第２のトランジスタのコレクタにベー
スが接続はれ電源の第１の端子にエミ ツタが接続され
た第３のトランジスタと、該第３のトランジスタのコレ
クタと電源の第２の端子との間に接続された２個のダイ
オードと抵抗の直列回路と、該第３のトランジスタのコ
レクタにペースが接続された出力用エミッタホロワトラ
ンジスタと全具備し、該第１のトランジスタのベースに
選択信号が印加されたときに基準電源？出力する基準電
源回路およびエミッタが共通接続され電流スイッチ全構
成する第１および第２のトランジスタと、該第１および
第２のトランジスタの共通エミッタに接続された定電流
源回路と、該第２のトランジスタのコレクタと電源の第
１の端子との間に接続されたタイオードと、該第２のト
ランジスタのコレクタにベースが接続され電源の第１の
端子にエミッタが接続式れた第３のトランジスタと、該
第３のトランジスタのコレクタに抵抗を介して接続され
た出力用エミッタホロワトランジスタと、該出力用エミ
ッタホロワトランジスタのベースと前記定電流源回路に
供給される基準電圧源との間に接続されたダイオードと
を具備し、該第１のトランジスタのベースに選択信号が
印加されたときに基準電源全出方する基準電源回路全提
供することによって達成される。
発明の実施例
以下、図面によυ本発明の詳細な説明する。
第２図は、本発明の１実施例に係わる基準電源回路を示
す。同図の回路はトランジスタＱａｒ Ｑｍ、および電
、抵抗１（４，およびダイオードＤ６による電流スイッ
チ部と、トランジスタＱｔ、 Ｑｓ、ダイオードＤ・、
Ｄｌ、抵抗島、Ｒ１による基準電圧発生部とを具備する
。なお、参照数字２は、第１図の回路と同様にＢＯＬ回
路の定電流源回路の一部を示す。
す。同図の回路はトランジスタＱａｒ Ｑｍ、および電
、抵抗１（４，およびダイオードＤ６による電流スイッ
チ部と、トランジスタＱｔ、 Ｑｓ、ダイオードＤ・、
Ｄｌ、抵抗島、Ｒ１による基準電圧発生部とを具備する
。なお、参照数字２は、第１図の回路と同様にＢＯＬ回
路の定電流源回路の一部を示す。
第２図の回路においては、制御信号としてのチップセレ
クト信号ａＳが尚レベル、丁なゎち同区の場合はＯボル
ト、の時にはトランジスタＱ４がオン、トランジスタＱ
ｊがオフとなる。なお、トランジスタＱ・のベースに印
加されている基準電圧ｖｌ′ｔＩ社チップセレクト信号
ａＳの高レベルの′電圧と低レベルの電圧との中間の電
圧金有するものとする。
クト信号ａＳが尚レベル、丁なゎち同区の場合はＯボル
ト、の時にはトランジスタＱ４がオン、トランジスタＱ
ｊがオフとなる。なお、トランジスタＱ・のベースに印
加されている基準電圧ｖｌ′ｔＩ社チップセレクト信号
ａＳの高レベルの′電圧と低レベルの電圧との中間の電
圧金有するものとする。
トランジスタＱＢのカットオフにょｊ７、ＰＮＰ）ラン
ジスタＱｒのベースが高レベルとなり該トランジスタＱ
７がカットオフする。したがって、トランジスタＱ１の
ベース電圧が低レベルすなわちＶｌＭとなり）ｉｉＯＬ
回路の定電流源回路２には基準電圧ＶＲは供給されない
。
ジスタＱｒのベースが高レベルとなり該トランジスタＱ
７がカットオフする。したがって、トランジスタＱ１の
ベース電圧が低レベルすなわちＶｌＭとなり）ｉｉＯＬ
回路の定電流源回路２には基準電圧ＶＲは供給されない
。
これに対して、チップセクト信号ａＳが低レベルの場合
ｔユ、トランジスタＱ４がオフ、トランジスタＱｓがオ
ンとなる。これにより、トランジスタＱ７のエミッタベ
ース接合とダイオードＤ、の並列回路からトランジスタ
Ｑ、およびＱ−１および抵抗Ｒ，の回路に電流が流れる
。したがって、トランジスタＱ７のコレクタから電源Ｖ
ｍｍにつながるタイオードＤ＠、Ｄ、と抵抗島の直列回
路に電流が流れこの直列回路の両端の電圧がトランジス
タＱｓおよび抵抗Ｒ。
ｔユ、トランジスタＱ４がオフ、トランジスタＱｓがオ
ンとなる。これにより、トランジスタＱ７のエミッタベ
ース接合とダイオードＤ、の並列回路からトランジスタ
Ｑ、およびＱ−１および抵抗Ｒ，の回路に電流が流れる
。したがって、トランジスタＱ７のコレクタから電源Ｖ
ｍｍにつながるタイオードＤ＠、Ｄ、と抵抗島の直列回
路に電流が流れこの直列回路の両端の電圧がトランジス
タＱｓおよび抵抗Ｒ。
によって構成されるエミッタホロワ回路を介して基準電
圧ＶＪＩ として定電流源回路２ ＶＣ供給される。
圧ＶＪＩ として定電流源回路２ ＶＣ供給される。
この場合、電流スイッチ回路のトランジスタＱ、のコレ
クタエミッタ間全光れる電流は基準電圧ＶＲ１によって
規制σれる肯は一定の値になるからトランジスタＱｓの
コレクタ電流もほぼ一足となる。そして、このコレクタ
電流はトランジスタＱ１のエミッタベース接合およびダ
イオードＤＩｉ流れる電流の和に等しく、かつトランジ
スタＱ１のエミッタベース間接合上流れる電流の大きさ
とダイオード聡葡流れる電流の大きさとの比率はこれら
のトランジスタＱマおよびダイオードＤ、の接合部の大
き芒その他これらの各素子に特有のパラメータによって
冗められるから、はぼ一定となる。したがって、トラン
ジスタＱ１のエミッタベース接合全光れる電流すなわち
ベース電流は一定となり、該トランジスタＱ１のコレク
タ電流もほぼ一足となる。このため、抵抗島の両端電圧
全はじめ各ダイオードＤ・およびＤｌの両端電圧が一足
となり基準電圧ＶＢ の大きさも一定の値となる。この
場合、ダイオードＤ＠およびＤｌと抵抗１（、との直列
回路によつて生ずる電圧は２つのｌ’Ｎ接合すなわちト
ランジスタＱ、お↑ｒＫ Ｑ、、のペースエミッタ枡を
と１イ固の抵抗Ｒ，に印加されるため、定電流源回路２
の抵抗島に流れる電流の温度特性を極めて安定化するこ
とができる。
クタエミッタ間全光れる電流は基準電圧ＶＲ１によって
規制σれる肯は一定の値になるからトランジスタＱｓの
コレクタ電流もほぼ一足となる。そして、このコレクタ
電流はトランジスタＱ１のエミッタベース接合およびダ
イオードＤＩｉ流れる電流の和に等しく、かつトランジ
スタＱ１のエミッタベース間接合上流れる電流の大きさ
とダイオード聡葡流れる電流の大きさとの比率はこれら
のトランジスタＱマおよびダイオードＤ、の接合部の大
き芒その他これらの各素子に特有のパラメータによって
冗められるから、はぼ一定となる。したがって、トラン
ジスタＱ１のエミッタベース接合全光れる電流すなわち
ベース電流は一定となり、該トランジスタＱ１のコレク
タ電流もほぼ一足となる。このため、抵抗島の両端電圧
全はじめ各ダイオードＤ・およびＤｌの両端電圧が一足
となり基準電圧ＶＢ の大きさも一定の値となる。この
場合、ダイオードＤ＠およびＤｌと抵抗１（、との直列
回路によつて生ずる電圧は２つのｌ’Ｎ接合すなわちト
ランジスタＱ、お↑ｒＫ Ｑ、、のペースエミッタ枡を
と１イ固の抵抗Ｒ，に印加されるため、定電流源回路２
の抵抗島に流れる電流の温度特性を極めて安定化するこ
とができる。
第３１は、本発明の他の実施例に係わる基準電源回路を
示す。間融の回路においては、トランジスタＱ１のコレ
クタ抵抗Ｒｔｋ介してエミクタホロヮ用トランジスタＱ
８のベースに接続し、かつ該トランジスタＱ・のベース
？ダイオードＤ１會介して電流スイッチ回路のトランジ
スタＱ＠のベースに接続している。したがって、第２図
の回路のようにトランジスタＱ、のベースと電源７８間
に挿入されたダイオードＤ６およびＤｌと抵抗島の直列
回路は用いられておらず、トランジスタ船のコレクタ亀
流會流すためにトランジスタＱ、春のベースと電源Ｖｌ
ｌ１間にＲ１が挿入されている。
示す。間融の回路においては、トランジスタＱ１のコレ
クタ抵抗Ｒｔｋ介してエミクタホロヮ用トランジスタＱ
８のベースに接続し、かつ該トランジスタＱ・のベース
？ダイオードＤ１會介して電流スイッチ回路のトランジ
スタＱ＠のベースに接続している。したがって、第２図
の回路のようにトランジスタＱ、のベースと電源７８間
に挿入されたダイオードＤ６およびＤｌと抵抗島の直列
回路は用いられておらず、トランジスタ船のコレクタ亀
流會流すためにトランジスタＱ、春のベースと電源Ｖｌ
ｌ１間にＲ１が挿入されている。
第３図の回路においては、トランジスタＱｓのベース電
圧は基準電圧Ｖｎ、よりもダイオードＤ、の順方向電圧
降下分だけ高い電圧となる。また、出方基準ＶＲはトラ
ンジスタＱ、のベース電圧よりも該トランジスタ嘩のベ
ースエミッタ接合による電圧降下分だけ低い値となる。
圧は基準電圧Ｖｎ、よりもダイオードＤ、の順方向電圧
降下分だけ高い電圧となる。また、出方基準ＶＲはトラ
ンジスタＱ、のベース電圧よりも該トランジスタ嘩のベ
ースエミッタ接合による電圧降下分だけ低い値となる。
したがって、基準電圧ＶＲ，と出力基準電圧ＶＱは同じ
値となり、基準電圧ｖＲ１を一足値にしておけは出力基
準電圧ＶＢも一足値とすることができる。また、出力基
準電圧ＶＲの温度特性は基準電圧Ｖｎｌの温度特性と同
じ傾向にすることが可能となり、チップセレクト信号Ｃ
８によってオンオフされる基準電圧ＶＲｆ集積回路装置
内部の基準電圧ＶＲ１と同一温度特性とすることが可能
になり集積回路内部の温度特性の補償全容易かつ的確に
行なうことが可能になる。
値となり、基準電圧ｖＲ１を一足値にしておけは出力基
準電圧ＶＢも一足値とすることができる。また、出力基
準電圧ＶＲの温度特性は基準電圧Ｖｎｌの温度特性と同
じ傾向にすることが可能となり、チップセレクト信号Ｃ
８によってオンオフされる基準電圧ＶＲｆ集積回路装置
内部の基準電圧ＶＲ１と同一温度特性とすることが可能
になり集積回路内部の温度特性の補償全容易かつ的確に
行なうことが可能になる。
発明の効果
このように、本発明によれは、集積回路装置全選択する
チップセレクト信号等を制御信号として基準電源のオン
オフが可能となシ、チップ非選択時には回路各部のトラ
ンジスタ全カットオフすることにより消費電力の節減全
図ることができると共に、出力基準電源の温度特性全所
望の傾向にすることが可能になり、集積回路装置の温度
特性を適格に補償することが可能になる。
チップセレクト信号等を制御信号として基準電源のオン
オフが可能となシ、チップ非選択時には回路各部のトラ
ンジスタ全カットオフすることにより消費電力の節減全
図ることができると共に、出力基準電源の温度特性全所
望の傾向にすることが可能になり、集積回路装置の温度
特性を適格に補償することが可能になる。
第１図は従来形の基準電源回路の構成を示す回路図、そ
して第２図および第３図はそれぞれ本発明の実施例に係
わる基準電源回路全示す電気回路図である。 Ｑ＋、Ｑ町・・、Ｑ、：トランジスタ、病、Ｄ！、・・
、Ｄ、：ダイオード、民、Ｒ鵞、・・・、Ｒ８：抵抗、
１：基準電源回路、２：尾篭流源回路。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 円 １）幸 男 弁理士 山 口 昭 之 第１図 第３図
して第２図および第３図はそれぞれ本発明の実施例に係
わる基準電源回路全示す電気回路図である。 Ｑ＋、Ｑ町・・、Ｑ、：トランジスタ、病、Ｄ！、・・
、Ｄ、：ダイオード、民、Ｒ鵞、・・・、Ｒ８：抵抗、
１：基準電源回路、２：尾篭流源回路。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 円 １）幸 男 弁理士 山 口 昭 之 第１図 第３図
Claims (1)
- 【特許請求の範囲】 １、 エミッタが共す接続され電流スイッチを構成する
第１およびあ２のトランジスタと、該第１および第２の
トランジスタの共通エミッタに接続された定電流源回路
と、該第２のトランジスタのコレクタと電源の第１の端
子との間に接続されたダイオードと、該第２のトランジ
スタのコレクタにベースが接続され電源の第１の端子に
エミッタが接続された第３のトランジスタと、該第３の
トランジスタのコレクタと電源の第２の端子との間に接
続された２個のダイオードと抵抗の直列回路と、該第３
のトランジスタのコレクタにベースカ接続された出力用
エミッタホロワトランジスタとを具備し、該第１のトラ
ンジスタのベースに選択信号が印加されたときに基準電
源ｔ−出力する基準電源回路。 ２、 エミ、タカ五共通棲続され電流スイッチを構成す
る第１および第２のトランジスタと、該第１および第２
のトランジスタの共通エミッタに接続された定電流源回
路と、該第２のトランジスタのコレクタと電源の第１の
端子との間に接続されたダイオードと、該第２のトラン
ジスタのコレクタにベースが接続され電源の第１の端子
にエミッタが接続された亀３のトランジスタと、該第３
のトランジスタのコレクタに抵抗を介して接続された出
力用エミッタホロワトランジスタと、該出方用エミッタ
ホロワトランジスタのベースと前記定電流源回路に供給
される基準電圧源との間に接続されたダイオードとを具
備し、該第１のトランジスタのベースに選択信号が印加
されたときに基準電源を出力する基準電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180453A JPS6074720A (ja) | 1983-09-30 | 1983-09-30 | 基準電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180453A JPS6074720A (ja) | 1983-09-30 | 1983-09-30 | 基準電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074720A true JPS6074720A (ja) | 1985-04-27 |
Family
ID=16083487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58180453A Pending JPS6074720A (ja) | 1983-09-30 | 1983-09-30 | 基準電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074720A (ja) |
-
1983
- 1983-09-30 JP JP58180453A patent/JPS6074720A/ja active Pending
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