JPS6049376B2 - 集積化ラッチ回路 - Google Patents
集積化ラッチ回路Info
- Publication number
- JPS6049376B2 JPS6049376B2 JP53123823A JP12382378A JPS6049376B2 JP S6049376 B2 JPS6049376 B2 JP S6049376B2 JP 53123823 A JP53123823 A JP 53123823A JP 12382378 A JP12382378 A JP 12382378A JP S6049376 B2 JPS6049376 B2 JP S6049376B2
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- JP
- Japan
- Prior art keywords
- input
- latch circuit
- output
- transistor
- circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はラッチ回路、特にＮ組のラッチ回路群を構成す
るとき、各ラッチ回路の出力を入力に正帰還させること
により、出力ピンと入力ピンを共用でき、ピン数を削減
させ得る集積化ラッチ回路に関するものである。
るとき、各ラッチ回路の出力を入力に正帰還させること
により、出力ピンと入力ピンを共用でき、ピン数を削減
させ得る集積化ラッチ回路に関するものである。
従来のＴＶ等に用いたチャンネル選局用ラッチ、呵 曹
′ ！２・】Ｚコｉｌ−に−体壬寿「ｎ９■９、イト
セわアし、、不、−これらの集積化ラッチ回路の入力端
子及び出力端子は、従来は別々に独立端子を設けたため
、ラッチ回路の２倍のピン数が必要となつた。
′ ！２・】Ｚコｉｌ−に−体壬寿「ｎ９■９、イト
セわアし、、不、−これらの集積化ラッチ回路の入力端
子及び出力端子は、従来は別々に独立端子を設けたため
、ラッチ回路の２倍のピン数が必要となつた。
ＴＶ等で要求されるチャンネル数は８局〜１６局と多く
、それに従いピン数も２倍に増えるので、チップサイズ
及びパッケージ等の増大化を招き、コストアップの原因
になる欠点をもつていた。本発明は上記欠点を解決する
ため、出力ピンと入力ピンを共用しピン数を削減するよ
うにしたものである。
、それに従いピン数も２倍に増えるので、チップサイズ
及びパッケージ等の増大化を招き、コストアップの原因
になる欠点をもつていた。本発明は上記欠点を解決する
ため、出力ピンと入力ピンを共用しピン数を削減するよ
うにしたものである。
まず、従来のこの種の回路を第１図を用いて説明する。
第１図において、１、２、３、４は第１のラッチ回路１
００を構成するトランジスタＱ、、Ｑ２、Ｑ３及び抵抗
Ｒ、、５、６、８、７は第２・のラッチ回路１０１を構
成するトランジスタα、Ｑ５、Ｑ６、及び抵抗Ｒ２、９
は第１及び第２のラッチ回路１００、１０１の一方がセ
ットされたときそのセットされた方のみにバイアス電流
を供給しそのセット状態を維持せしめる定電流回路、フ
１１、１０は第１の入力回路１１０を構成するトランジ
スタＱ、及び抵抗Ｒａ、１３、１２は第２の入力回路１
１１を構成するトランジスタＱ８及び抵初只。、１４は
第１の入力スイッチ、１５は第２の入力スイッチ、１６
、１７は第１の出力回路５１２０を構成する抵抗Ｒ。及
びトランジスタＱ９、１８，１９は第２の出力回路１２
１を構成する抵抗Ｒ６及びトランジスタＱｌＯｌ２Ｏ，
２ｌは第１及び第２の負荷抵植只，，Ｒ８、２２は電源
ＢｌｌＯ２は集積回路、２３，２４は集積回路１０２の
入力端子１１，１２，２５，２６は集積回路１０２の出
力端子０１，０２，２７，２８は集積回路１０２の電源
端子及び接地端子である。次に動作について説明する。
００を構成するトランジスタＱ、、Ｑ２、Ｑ３及び抵抗
Ｒ、、５、６、８、７は第２・のラッチ回路１０１を構
成するトランジスタα、Ｑ５、Ｑ６、及び抵抗Ｒ２、９
は第１及び第２のラッチ回路１００、１０１の一方がセ
ットされたときそのセットされた方のみにバイアス電流
を供給しそのセット状態を維持せしめる定電流回路、フ
１１、１０は第１の入力回路１１０を構成するトランジ
スタＱ、及び抵抗Ｒａ、１３、１２は第２の入力回路１
１１を構成するトランジスタＱ８及び抵初只。、１４は
第１の入力スイッチ、１５は第２の入力スイッチ、１６
、１７は第１の出力回路５１２０を構成する抵抗Ｒ。及
びトランジスタＱ９、１８，１９は第２の出力回路１２
１を構成する抵抗Ｒ６及びトランジスタＱｌＯｌ２Ｏ，
２ｌは第１及び第２の負荷抵植只，，Ｒ８、２２は電源
ＢｌｌＯ２は集積回路、２３，２４は集積回路１０２の
入力端子１１，１２，２５，２６は集積回路１０２の出
力端子０１，０２，２７，２８は集積回路１０２の電源
端子及び接地端子である。次に動作について説明する。
第１図において、電源Ｂ印加後人力を与えない間は第１
及び第２のラッチ回路１００，１０１は共にオフ状態で
あり、次に第１の入力スイッチ１４を短時間オンすると
その間入力トランジスタＱ７，ｌｌのベース端子からの
流出電流１１１は１１１＝マ ・・・（１）（
但し、ＶＢＥ７はトランジスタＱ７のベース●エミッタ
順方向電圧である。
及び第２のラッチ回路１００，１０１は共にオフ状態で
あり、次に第１の入力スイッチ１４を短時間オンすると
その間入力トランジスタＱ７，ｌｌのベース端子からの
流出電流１１１は１１１＝マ ・・・（１）（
但し、ＶＢＥ７はトランジスタＱ７のベース●エミッタ
順方向電圧である。
）となり、トランジスタＱ７ｌｌはオフからオンとなる
。そしてそのコレクタ電流１Ｃ１は抵抗４に流れる電流
（ＶＢＥ３／Ｒ１）とトランジスタＱ３３のベース電流
（■ＣＯ／ＨＦＥ３）との和、即ち ■ＢＥ３ ＩＣｌ＝■十蓋 ・・・（２） ＨＦＥ３ （但し、ＶＢＥ３はトランジスタＱ３のベース・エミッ
タ順方向電圧、ＨＦＥ３はトランジスタＱ３の電流増幅
率、ＩｃＯは定電流回路９により供給される電流である
。
。そしてそのコレクタ電流１Ｃ１は抵抗４に流れる電流
（ＶＢＥ３／Ｒ１）とトランジスタＱ３３のベース電流
（■ＣＯ／ＨＦＥ３）との和、即ち ■ＢＥ３ ＩＣｌ＝■十蓋 ・・・（２） ＨＦＥ３ （但し、ＶＢＥ３はトランジスタＱ３のベース・エミッ
タ順方向電圧、ＨＦＥ３はトランジスタＱ３の電流増幅
率、ＩｃＯは定電流回路９により供給される電流である
。
）となる。また上記スイッチ１４のオンと同時にトラン
ジスタＱ７ｌｌのコレクタ電位ＶＱ７はＶＱ７＝Ｂ−Ｖ
ＣＥＳ７（ＶＣＥＳ７はトランジスタＱ７ｌｌのコレク
タ・エミッタ飽和電圧であ．る。）に向い上昇するが、
その途中でＶＱ７〉■ＢＥ３なる電位に達すると上記ト
ランジスタＱ３３はオフから活性領域に入り、トランジ
スタＱｌ，Ｑ２，Ｑ３で構成される第１のラッチ回路１
００はオンとなり保持され、これによりトランジスタ、
Ｑｌ７がオンされるので端子２５の出力電位はＢＣＶ〕
から０ＣＶ〕になる。また第２のラッチ回路１０１はオ
フのままであるので端子２６の出力電位はＢ〔■〕のま
まである。次に第２の入力スイッチ１５を短時間オンす
るっと、その間入力トランジスタＱ８ｌ３のベース端子
からの流出電流１１２は１１２＝マ ・・・（
３） （但し、ＶＢＥ８はトランジスタＱ８のベース・エミッ
タ順方向電圧である。
ジスタＱ７ｌｌのコレクタ電位ＶＱ７はＶＱ７＝Ｂ−Ｖ
ＣＥＳ７（ＶＣＥＳ７はトランジスタＱ７ｌｌのコレク
タ・エミッタ飽和電圧であ．る。）に向い上昇するが、
その途中でＶＱ７〉■ＢＥ３なる電位に達すると上記ト
ランジスタＱ３３はオフから活性領域に入り、トランジ
スタＱｌ，Ｑ２，Ｑ３で構成される第１のラッチ回路１
００はオンとなり保持され、これによりトランジスタ、
Ｑｌ７がオンされるので端子２５の出力電位はＢＣＶ〕
から０ＣＶ〕になる。また第２のラッチ回路１０１はオ
フのままであるので端子２６の出力電位はＢ〔■〕のま
まである。次に第２の入力スイッチ１５を短時間オンす
るっと、その間入力トランジスタＱ８ｌ３のベース端子
からの流出電流１１２は１１２＝マ ・・・（
３） （但し、ＶＢＥ８はトランジスタＱ８のベース・エミッ
タ順方向電圧である。
）となり、トランジスタＱ８ｌ３はオフからオンになり
、そのコレクタ電流１Ｃ２は ■ＢＥ６ ＩＣ２＝て十旦 ・・・（４） ＨＦＥ６ （但し、■ＢＥ６はトランジスタＱ６のベース・エミッ
タ順方向電圧、ＨＦＥ６はトランジスタＱ６の電流増幅
率、ＩｃＯは定電流回路９により供給されるフ電流であ
る。
、そのコレクタ電流１Ｃ２は ■ＢＥ６ ＩＣ２＝て十旦 ・・・（４） ＨＦＥ６ （但し、■ＢＥ６はトランジスタＱ６のベース・エミッ
タ順方向電圧、ＨＦＥ６はトランジスタＱ６の電流増幅
率、ＩｃＯは定電流回路９により供給されるフ電流であ
る。
）となる。同時にトランジスタＱ８ｌ３のコレクタ電位
ＶＱ８はＶＱ８＝Ｂ−ＶＣＥＳ８≠Ｂ（ＶＣＥＳ８はト
ランジスタＱ８のコレクタ●エミッタ飽和電圧であり、
Ｂ〉〉ＶＣＥＳ８である。）まで達する。この時トラン
ジスタＱ３，Ｑ６３，８のエミーツタは同電位でＢ−■
ＢＥ２−ＶＢＥ３−ＶＣＥＳｌ≠Ｂ−２ＶＢＥからＢ−
ＶＢＥ６−ＶＣＥＳ８−．Ｂ−ＶＢＥに変化し上昇する
ので、第１のラッチ回路１００はオンからオフになり、
代わりに第２のラッチ回路１０１はオフかｌらオンにな
る。
ＶＱ８はＶＱ８＝Ｂ−ＶＣＥＳ８≠Ｂ（ＶＣＥＳ８はト
ランジスタＱ８のコレクタ●エミッタ飽和電圧であり、
Ｂ〉〉ＶＣＥＳ８である。）まで達する。この時トラン
ジスタＱ３，Ｑ６３，８のエミーツタは同電位でＢ−■
ＢＥ２−ＶＢＥ３−ＶＣＥＳｌ≠Ｂ−２ＶＢＥからＢ−
ＶＢＥ６−ＶＣＥＳ８−．Ｂ−ＶＢＥに変化し上昇する
ので、第１のラッチ回路１００はオンからオフになり、
代わりに第２のラッチ回路１０１はオフかｌらオンにな
る。
上記の説明の如く、第１または第２のいずれかのスイッ
チに入力が印加されると、入力の印加されたラッチ回路
がセット・オンされ、該セットされた方の出力端子の電
位はＢＣＶ〕から０ＣＶ〕になり、他のラッチ回路はリ
セット・オフされ、該リセットされた方の出力端子の電
位はＯ〔■〕からＢ〔■〕になりこの状態が保持される
。
チに入力が印加されると、入力の印加されたラッチ回路
がセット・オンされ、該セットされた方の出力端子の電
位はＢＣＶ〕から０ＣＶ〕になり、他のラッチ回路はリ
セット・オフされ、該リセットされた方の出力端子の電
位はＯ〔■〕からＢ〔■〕になりこの状態が保持される
。
従来のラッチ回路群は、以上のように構成されており、
半導体集積回路化する際、入力、出力端子を別々に独立
させているので、ラッチ回路群の数の２倍の端子を必要
とし、コストアップの原因になる欠点を有していた。本
発明は、上記のような従来のものの欠点を除去するため
になされたもので、各ラッチ回路の入力と出力を共通に
接続しその出力を入力に正帰還することにより、ラッチ
回路の出力ピンと入力ピンとを共用できピン数を削減で
きる集積化ラッチ回路を提供せんとするものてある。以
下本発明の実施例を図について説明する。第２図は本発
明の一実施例による集積化ラッチ回路を示す回路図であ
る。第２図において、第１図と同一符号は同一のものを
示し、２９，３０は入力と出力とを共通にした第１及び
第２の入出力端子Ｃｌ，Ｃ２，３ｌは入力バイアス供給
用の定電圧源Ｂ″であり、３２はその内部抵抗Ｒ９であ
る。
半導体集積回路化する際、入力、出力端子を別々に独立
させているので、ラッチ回路群の数の２倍の端子を必要
とし、コストアップの原因になる欠点を有していた。本
発明は、上記のような従来のものの欠点を除去するため
になされたもので、各ラッチ回路の入力と出力を共通に
接続しその出力を入力に正帰還することにより、ラッチ
回路の出力ピンと入力ピンとを共用できピン数を削減で
きる集積化ラッチ回路を提供せんとするものてある。以
下本発明の実施例を図について説明する。第２図は本発
明の一実施例による集積化ラッチ回路を示す回路図であ
る。第２図において、第１図と同一符号は同一のものを
示し、２９，３０は入力と出力とを共通にした第１及び
第２の入出力端子Ｃｌ，Ｃ２，３ｌは入力バイアス供給
用の定電圧源Ｂ″であり、３２はその内部抵抗Ｒ９であ
る。
なお本実施例において、入力回路１１０，１１１の入力
（抵抗１０，１２の非トランジスタ１１，】３側端子）
と出力回路１２０，１２１の出力（トランジスタ１７，
１９のコレクタ）とは共通接続されてそれぞれ入出力端
子２９，３０に接続されており、本実施例装置において
出力回路１２０，１２１はラッチ回路１００，１０１の
出力を反転して各ラッチ回路１００，１０１の入力回路
１１０，１１１に正帰還するものとなつている。次に動
作について説明する。
（抵抗１０，１２の非トランジスタ１１，】３側端子）
と出力回路１２０，１２１の出力（トランジスタ１７，
１９のコレクタ）とは共通接続されてそれぞれ入出力端
子２９，３０に接続されており、本実施例装置において
出力回路１２０，１２１はラッチ回路１００，１０１の
出力を反転して各ラッチ回路１００，１０１の入力回路
１１０，１１１に正帰還するものとなつている。次に動
作について説明する。
第２図において、電源Ｂ印加後、入力を与えない間は第
１及び第２のラッチ回路１００，１０１は共にオフ状態
であり、次に第１の入力スイッチ１４を短時間オンにす
ると、その間入力トランジスタＱ７ｌｌのベース端子か
らの流出電流１１「はとなる。
１及び第２のラッチ回路１００，１０１は共にオフ状態
であり、次に第１の入力スイッチ１４を短時間オンにす
ると、その間入力トランジスタＱ７ｌｌのベース端子か
らの流出電流１１「はとなる。
このときトランジスタＱ７ｌｌが飽和するように電源Ｂ
″３１電圧値、内部抵抗Ｒ９３２値を選んであるので、
トランジスタＱ３３のエミッタ電位ＶＥ３６はＶＥ３６
＝Ｂ−ＶＢＥ３−ＶＣＥＳ７＝Ｂ−■ＢＥ（但しＢ〉〉
■ＣＥＳ７）となり、以下第１図の回路と同様、第１の
ラッチ回路１００がオンとなり、出力トランジスタＱ９
ｌ７のコレクタにつながる第１の入出力端子２９の電位
はＢ〔■〕からＯ〔ｖ〕になる。このためトランジスタ
Ｑ７ｌｌから１１１＝（Ｂ−ＶＢＥ７）／Ｒ３なるベー
ス電流が流出するように正帰還がかかり、抵抗Ｒ３ｌＯ
の値を選んでトランジスタＱ７ｌｌが非飽和になるよう
設定されているので、トランジスタＱ３３のエミッタ電
位ＶＥ３６″が■Ｅ３６″くＢ−２ＶＢＥとなる状態て
第１及ひ第２のラッチ回路１００，１０１は各々オン及
ひオフ状態を維持する。次に第２の入力スイッチ１５を
短時間オンすると、その間入力トランジスタＱ８ｌ３の
ベースから流出する電流１１２″はとなる。
″３１電圧値、内部抵抗Ｒ９３２値を選んであるので、
トランジスタＱ３３のエミッタ電位ＶＥ３６はＶＥ３６
＝Ｂ−ＶＢＥ３−ＶＣＥＳ７＝Ｂ−■ＢＥ（但しＢ〉〉
■ＣＥＳ７）となり、以下第１図の回路と同様、第１の
ラッチ回路１００がオンとなり、出力トランジスタＱ９
ｌ７のコレクタにつながる第１の入出力端子２９の電位
はＢ〔■〕からＯ〔ｖ〕になる。このためトランジスタ
Ｑ７ｌｌから１１１＝（Ｂ−ＶＢＥ７）／Ｒ３なるベー
ス電流が流出するように正帰還がかかり、抵抗Ｒ３ｌＯ
の値を選んでトランジスタＱ７ｌｌが非飽和になるよう
設定されているので、トランジスタＱ３３のエミッタ電
位ＶＥ３６″が■Ｅ３６″くＢ−２ＶＢＥとなる状態て
第１及ひ第２のラッチ回路１００，１０１は各々オン及
ひオフ状態を維持する。次に第２の入力スイッチ１５を
短時間オンすると、その間入力トランジスタＱ８ｌ３の
ベースから流出する電流１１２″はとなる。
ここで上記（５）式と同様に（６）式の諸元を選んでい
るので、トランジスタＱ３，Ｑ６３，８のエミッタ共通
端子電圧ＶＥ３６＝Ｂ−ＶＢＥ（但しＢ〉〉ＶＣＥＳ８
）となるとトランジスタＱ３のベース・エミッタはカッ
ト・オフとなり、第１のラッチ回路１００はオフとなり
、一方第２のラッチ回路１０１はオンとなつて安定し、
出力トランジスタＱｌＯｌ９のコレクタにつながる第２
の入出力端子３０の電位はＢ〔■〕からＯ〔■〕になり
、このため入力トランジスタＱ８ｌ３よりＩｉ２＝（Ｂ
一ＶＢＥ８）／Ｒ４なるベース電流が流出する様に正帰
還がかかるため、第２のラッチ回路１０１はそのままオ
ン状態を維持し、第１のラッチ回路１００はオフ状態を
維持する。
るので、トランジスタＱ３，Ｑ６３，８のエミッタ共通
端子電圧ＶＥ３６＝Ｂ−ＶＢＥ（但しＢ〉〉ＶＣＥＳ８
）となるとトランジスタＱ３のベース・エミッタはカッ
ト・オフとなり、第１のラッチ回路１００はオフとなり
、一方第２のラッチ回路１０１はオンとなつて安定し、
出力トランジスタＱｌＯｌ９のコレクタにつながる第２
の入出力端子３０の電位はＢ〔■〕からＯ〔■〕になり
、このため入力トランジスタＱ８ｌ３よりＩｉ２＝（Ｂ
一ＶＢＥ８）／Ｒ４なるベース電流が流出する様に正帰
還がかかるため、第２のラッチ回路１０１はそのままオ
ン状態を維持し、第１のラッチ回路１００はオフ状態を
維持する。
なお上記実施例では、２組のラッチ回路を用いて、動作
説明をしたが、同様の原理でＮ組のラッチ回路にも拡張
は容易であり、例えば民生用カラーＴ■の電子チャンネ
ルのチャンネル切換等の用途には８〜托組のラッチ回路
を備えたものが多いが、これらにも本装置を容易に適用
することができる。
説明をしたが、同様の原理でＮ組のラッチ回路にも拡張
は容易であり、例えば民生用カラーＴ■の電子チャンネ
ルのチャンネル切換等の用途には８〜托組のラッチ回路
を備えたものが多いが、これらにも本装置を容易に適用
することができる。
また本実施例による集積化ラッチ回路は、民生用のみな
らず、産業用、工業用等のフアンクシヨン切換え等に幅
広く応用できるものである。
らず、産業用、工業用等のフアンクシヨン切換え等に幅
広く応用できるものである。
上記説明の如く本発明に係る集積化ラッチ回路は、ラッ
チ回路の入力で与えた信号を該ラッチ回路の出力からさ
らに入力に正帰還させるようにしたので、入力ピンと出
力ピンとを共用することができ、半導体集積回路のチッ
プサイズ、パッケージの縮小化に伴い、低コスト化が実
現できるなどの効果を有する。
チ回路の入力で与えた信号を該ラッチ回路の出力からさ
らに入力に正帰還させるようにしたので、入力ピンと出
力ピンとを共用することができ、半導体集積回路のチッ
プサイズ、パッケージの縮小化に伴い、低コスト化が実
現できるなどの効果を有する。
第１図は従来のラッチ回路を示す回路図、第２５図は本
発明の一実施例を示す回路図である。
発明の一実施例を示す回路図である。
Claims (1)
- １ それぞれ入力スイッチ及び外部負荷が接続されるｎ
個の入出力端子、これらｎ個の入出力端子にそれぞれ接
続され、上記入力スイッチが選択されるとセット信号を
出力するｎ個の入力回路、これらｎ個の入力回路の出力
端にそれぞれ入力端が接続され、入力回路からのセット
信号を受けるとセットされるｎ個のラッチ回路、これら
ラッチ回路のいずれかがセットされたときに該セットさ
れたラッチ回路のみにバイアス電流を供給してそのセッ
ト状態を維持せしめる定電流回路、上記ｎ個のラッチ回
路の出力端にそれぞれ入力端が接続され、ラッチ回路か
らのセット状態の出力を受けると該セットされたラッチ
回路に対応した上記入出力端子を、上記入力スイッチが
選択された状態と同様の状態に維持せしめるｎ個の出力
回路を備えたラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53123823A JPS6049376B2 (ja) | 1978-10-06 | 1978-10-06 | 集積化ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53123823A JPS6049376B2 (ja) | 1978-10-06 | 1978-10-06 | 集積化ラッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5550732A JPS5550732A (en) | 1980-04-12 |
| JPS6049376B2 true JPS6049376B2 (ja) | 1985-11-01 |
Family
ID=14870236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53123823A Expired JPS6049376B2 (ja) | 1978-10-06 | 1978-10-06 | 集積化ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049376B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10962925B2 (en) | 2019-02-27 | 2021-03-30 | Canon Kabushiki Kaisha | Erroneous mounting prevention system |
-
1978
- 1978-10-06 JP JP53123823A patent/JPS6049376B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10962925B2 (en) | 2019-02-27 | 2021-03-30 | Canon Kabushiki Kaisha | Erroneous mounting prevention system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5550732A (en) | 1980-04-12 |
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