JPS6231219A

JPS6231219A - 論理回路

Info

Publication number: JPS6231219A
Application number: JP60170714A
Authority: JP
Inventors: Koichi Nishimura; 浩一西村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-08-02
Filing date: 1985-08-02
Publication date: 1987-02-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は論理回路に関し、特にそのお勤口路を改良した
論理回路に関する。

〔従来の技術〕

第３図は従来の論理回路である。第３図において、ベー
スを入力端子Ｔｌに接続した電流増幅段としてのＮＰＮ
）ランジスタＱ１のエミッタは負電源端子Ｔ５に接続さ
れ、コレクタは抵抗ル１を介してレベルシフト段として
のＰＮＰ）ランジスタＱ４０ベースに接続される。そし
てＱ４のエミッタは正′Ｎ源端子Ｔ４に接続される。そ
して駆動段としてのＮＰＮトランジスタＱ２．Ｑ３のベ
ースは、それぞれ力レノトホッギ／グ防止用の抵抗Ｒ３
〜ｋＬ４’を介して、抵抗Ｒ２の一端に接続されＪ２の
他端はＱ４のコレクタに接続される。そしてＱ２．Ｑ３
のコレクタがそれぞれ出力端子Ｔ２．Ｔ３に接続され、
Ｑ２．Ｑ３のエミッタは共に共通端子Ｔ６に接続される
。

第３図において、入力端子Ｔ１にハイレベルの１２号が
入力されるとＮＰＮ　ｌ−ラノジスタＱ、はオ／しエタ
飽和状態になるので、端子’ｌ’４　ｓ　Ｔ　５間に加
えられる電圧源電圧と抵抗比Ｉ七で決まる電流がＰＮＰ
　）う／ジスタＱ４のベースに流れる。そしてＰＮＰ　
）ランジスタＱ４はオンして飽和状態となシ上記電圧源
雷圧と抵抗比２〜凡４で決まる電流がそれぞれＮＰＮト
ランジスタＱ２．Ｑ３のベースに流れ、ＮＰＮトランジ
スタＱ２．Ｑ３のコレクタはローレベルになる。入力端
子Ｔ１にローレベルの信号が入力されると、ＮＰＮトラ
ンジスタＱ１はＯＦＦ状態になシそれニ伴ってＰＮＰ　
）ランジスタＱ４もＯＦＦする。するとＮＰＮ　トラン
ジスタＱ２．Ｑ３もＯＦＦ状態になる。

上記の動作は１人力２出力のインバーター動作している
ことになる。

〔発明が解決しようとする問題点〕

上述した従来の論理回路はファンアウトが多くなればそ
の分だけカレントホッギング防止用の抵抗が多くなシ、
この回路を集積化した場合にはチップ面積増大の原因と
なるばかシではなく、トランジスタＱ４はＯＮ状態で飽
和する為、集積回路で作る２チラルＰＮＰ　）ランジス
タを使用すると、ラテラルＰＮＰトランジスタは飽和領
域に入ると、それまで偲断状態だった寄生ＰＮＰトラン
ジスタ（ラテラルＰＮＰのコレクタをエミッタとし、同
じくベース全ベースとし、基板をコレクタとするＰＮＰ
トランジスタノか能動状態になり、従って基板に異常電
流が流れて消費富力が増大する等の欠点があった。

〔問題点を解決するための手段〕

本発明の論理回路は、ベースを入力端子としエミッタを
第一のｗ諒端子に接続した第一のトランジスタと、一端
を前記第一のトランジスタのコレクタに接続した抵抗と
、共通端子に第一の１！臨端子を接続し前記抵抗の他端
を入力端子に接続し第一、第二の出力端子を有するカレ
ントミラー回路と、前記果−の出力端子をベースに接続
しエミッタを基準電圧端子に接続しコレクタを第一の出
力とする第二のトランジスタと、前記第二の出刃端子を
ベースに接続しエミッタを前記基準電圧端子に接続しコ
レクター負荷の出力とする第三のトランジスタと全具備
することを特徴とする。

〔実施例〕

次に図面を用いて本発明の詳細な説明する。第１図は本
発明の一実施例を示す回路図である。第１図を参照する
と、この論理回路は、電流増幅段としてのＮＰＮ）ラン
ジスタＱ、と、抵抗比５と、電流分配カレントミラー回
路ＣＭと、駆動段として０ＮＰＮトランジスタＱ２．Ｑ
３とから構成され、トランジスタＱｌのエミッタは負電
源端子Ｔ５に接続され、コレクタは抵抗ｋＬ５の一端に
接続され、又、几Ｓの他端はカレントミラー回路ＣＭの
入力端子に接続される。そしてトランジスタＱ１のベー
スは入力端子ＴＩＫ接続される。カレントミラーＣＭの
共通端子は正電源端子Ｔ４に接続し、カレントミラーＣ
Ｍの第１の出力はトランジスタＱ２のベースに接続し、
カレントミラーＣＭの第２の出力はトランジスタＱ３の
ベースに接続する。トランジスタＱ２．Ｑ３のコレクタ
がそれぞれ出力端子Ｔ２　＊　Ｔ　３に接続され、トラ
ンジスタＱ２．Ｑ３のエミッタはともに基準電圧端子Ｔ
６に接続される。

ここで入力がハイレベルの時、トランジスタＱ１はオン
し、正電源端子Ｔ４に印加される電源電圧と抵抗比５と
で決定される電流がトランジスタＱ１のコレクタと、カ
レントミラーＣＭの入力端子に流れる。この時、負電源
端子Ｔ、と正１！源端子Ｔ４間に印加される電［株］電
圧ｖｃｏ１カレントミラーＣＭの入力電流ｔ　Ｉｃｖ■
Ｎ、カレントミラーＣＭの共通端子−入力端子間電圧ｋ
　ＶｃｙｔＮ、トランジスタＱｔのコレクターエミッタ
飽和電圧を”０Ｈｓａｌ）とするととなる。従って、カ
レントミラーＣＭの入力対出力電流比ｆｔ１　：　Ｋ１
：　Ｋｚとし、トランジスタＱ２．Ｑ３のベースドライ
ブ電流上それぞれＩＢ（Ｑ２＞、ＩＲ（Ｑ３）とするとＩＢ（Ｑ２）＝１（ｔＩｃｆＭｘＮ−＋・・−＋＋＋・
＋＋（２）ＩＢ（Ｑ３）：に２ＩＯＭＩＮ　　−゛−−
°゛（３）よって、トランジスタＱ２．Ｑ３のコレクタ
負荷に流れる′１１：流に応じてＫｌ、に２の値を最適
に定めることにより、効率のよい駆動回路が実現できる
。

例えば、Ｑ２のコレクター負荷電加金ｆｏ（ｑｚ）、　
Ｑ３のコレクター負荷ＩＪｊ　ｆＡ’ｃ　’ｆｔ　ＩＣ
（Ｑ３）とするとｌｏ（Ｑ２）　　　ＫｌＩＣ（Ｑｓ）Ｋ２となるようにに１とに２の比を定めると最適にＱ２とＱ
ｓに駆動することができる。

第２図は第１図におけるカレントミラー回路を示す。こ
のカレントミラー回路は、３つのＰＮＰトランジスタＱ
ｓ　、Ｑｓ　、　Ｑｙのエミッタが共通接続され、これ
をカレントミラーの共通端子Ｔ７とし、トランジスタＱ
ｓ　、Ｑｓ　、Ｑ７のベースとトランジスタＱ５のコレ
クタが共通接続され、これを入力端子Ｔ８とし、トラン
ジスタＱ６のコレクタを第１の出力端子Ｔ３．トランジ
スタＱ７のコレクタを第２の出力端子Ｔｌｏとするよう
に構成したものである。ここで、カレントミラー回路の
入出力１［流ゲインは、第２図においてＱ５〜Ｑ７のト
ランジスタのエミツタ面積比で決めることができる。今
ｍ　ＱｓとＱｓとＱ７のエミツタ面積比を１：Ｋｌ：に
２としＱｓのコレクター電流ｋ　Ｉｏ（ｑｓ）＊Ｑｓの
コレクター電流ｋ　１０（Ｑｓ　）　ｔｏｙのコレクタ
ー電流をｌｏ（Ｑ７）とするとｌｏ（Ｑ５）　　：　ｌｏ（Ｑｓ）　　二ｌ０（Ｑ７）
　　＝　　１　　：　　Ｋ、　　：　Ｋ　２となり前述
の条件をつくることができる。

又、第２図、第３図におけるトランジスタを全て逆導電
型にした場合も同様にして回路を構成することができる
。

上記実施例では２出力の例を示したが、上記カレントミ
ラーの出力を多出力型とすることにょ夛、駆動出力数を
増やすことも可能である。

〔発明の効果〕

以上説明した如く、本発明によれば、出力電流が異なる
多出力のトランジスタを最適な電流で駆動することがで
き、カレットホッギングが全く起こらない論理回路を提
供することができる。又、従来例のように、レベルシフ
ト段に関しては飽和するトランジスタがないので、集積
化して２チラルＰＮＰ）ランジスタを用いた場合、基板
に電流が流れず、寄生効果の心配がないという利点もあ
る。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図、典２図は第１図
におけるカレントミラーを示す回路図、第３図は従来の
論理回路を示す回路図である。Ｑ１〜Ｑｙ・・・トランジスタ、ＣＭ・・・カレントミ
ラー回路、Ｔ１・・・入力端子、Ｔ２．Ｔ３・・・出力
端子、Ｔ４・・・正電源端子、Ｔ５・・・負電源端子、
Ｔ６・・・基準電圧端子、Ｔ７・・・カレントミラー共
通端子、Ｔ８・・・カレントミラー入力端子、ｒ９．Ｔ
１ｏ　・・・カレントミラー出力端子。＼、：巣１図　　　　　　　第２　回

Claims

【特許請求の範囲】

ベースを入力端子としエミッタを第一の電源端子に接続
した第一のトランジスタと、一端を前記第一のトランジ
スタのコレクタに接続した抵抗と、共通端子に第一の電
源端子を接続し前記抵抗の他端を入力端子に接続し第一
、第二の出力端子を有するカレントミラー回路と、前記
第一の出力端子をベースに接続しエミッタを基準電圧端
子に接続しコレクタを第一の出力とする第二のトランジ
スタと、前記第二の出力端子をベースに接続しエミッタ
を前記基準電圧端子に接続しコレクタを第一の出力とす
る第三のトランジスタとを具備することを特徴とする論
理回路。