JPS6031290B2 - シユミツトトリガ回路 - Google Patents
シユミツトトリガ回路Info
- Publication number
- JPS6031290B2 JPS6031290B2 JP52124881A JP12488177A JPS6031290B2 JP S6031290 B2 JPS6031290 B2 JP S6031290B2 JP 52124881 A JP52124881 A JP 52124881A JP 12488177 A JP12488177 A JP 12488177A JP S6031290 B2 JPS6031290 B2 JP S6031290B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- reference voltage
- level
- transistors
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/2893—Bistables with hysteresis, e.g. Schmitt trigger
- H03K3/2897—Bistables with hysteresis, e.g. Schmitt trigger with an input circuit of differential configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はアンプにヒステリシス特性をもたせたシュミッ
トトリガ回路に関するものである。
トトリガ回路に関するものである。
この種のシュミットトリガ回路としては第１図に示すも
のがある。即ち、Ｑ，，Ｑ２は差動入力段素子としての
トランジスタで、トランジスタＱ，のベースには入力信
号１が供給され、トランジスタＱ２のベースには電源Ｖ
ｃｃとアース間電圧を抵抗Ｒ，，Ｒ２で分割した電圧Ｖ
，を印加する。トランジスタＱ，，Ｑ２のコレクタ側に
は負荷としてのミラー回路１が設けられ、共通ェミッタ
側には抵抗Ｒ４が設けられる。上記負荷出力はトランジ
スタＱのベースに供給され、該Ｑ４のェミッタは電源Ｖ
ｃｃに、コレク外ま抵抗Ｒ５，Ｒ６を介して接地される
。トランジスタＱ３のベースには抵抗Ｒ５，Ｒ６間に接
続されコレク夕・ェミッタ抵抗Ｒ３を介する回路は抵抗
Ｒ２と並列接続される。この回路は、第２図に示す入力
信号１がトランジスタＱ，のベースに供給された場合、
信号１のレベルが電圧Ｖ，のＶｏＮ（オン電圧）レベル
を越すと、トランジスタＱ，がオン状態となり、トラン
ジスタＱ２かがオフ状態となる。
のがある。即ち、Ｑ，，Ｑ２は差動入力段素子としての
トランジスタで、トランジスタＱ，のベースには入力信
号１が供給され、トランジスタＱ２のベースには電源Ｖ
ｃｃとアース間電圧を抵抗Ｒ，，Ｒ２で分割した電圧Ｖ
，を印加する。トランジスタＱ，，Ｑ２のコレクタ側に
は負荷としてのミラー回路１が設けられ、共通ェミッタ
側には抵抗Ｒ４が設けられる。上記負荷出力はトランジ
スタＱのベースに供給され、該Ｑ４のェミッタは電源Ｖ
ｃｃに、コレク外ま抵抗Ｒ５，Ｒ６を介して接地される
。トランジスタＱ３のベースには抵抗Ｒ５，Ｒ６間に接
続されコレク夕・ェミッタ抵抗Ｒ３を介する回路は抵抗
Ｒ２と並列接続される。この回路は、第２図に示す入力
信号１がトランジスタＱ，のベースに供給された場合、
信号１のレベルが電圧Ｖ，のＶｏＮ（オン電圧）レベル
を越すと、トランジスタＱ，がオン状態となり、トラン
ジスタＱ２かがオフ状態となる。
するとトランジスタＱ４がオン、Ｑ３がオン状態となり
、抵抗Ｒ２に対し抵抗Ｒ３、トランジスタＱ３の直列回
路が並列接続されるため、Ｖ，レベルはＶｏＦＦ（オフ
電圧）レベルに下る。従ってその後は入力信号１の電圧
レベルがＶｏＮレベル付近で多少上下しても、Ｖ。ＦＦ
レベルより下がらない限りトランジスタＱ，，Ｑ３，Ｑ
４のオン状態は持続される。その後入力１のレベルがＶ
ｏＦＦレベルより下ると、トランジスタＱ２がオン、Ｑ
，がオフ状態となり、トランジスタＱ４，Ｑ３オフとな
って基準電圧Ｖ，はもとのＶｏＮレベルにもどる。この
ようにして回路のＶｏＮレベルが異なることにより、ヒ
ステリシス特性が具備される。ところで第１図のシュミ
ットトリガ回路では、小＝；筆弓ＶＣＣＲ２Ｒ３ ＶｏＦＦ＝Ｒ，位２十Ｒ３）十Ｒ２Ｒ８・Ｖｃｃとなり
、Ｖ。
、抵抗Ｒ２に対し抵抗Ｒ３、トランジスタＱ３の直列回
路が並列接続されるため、Ｖ，レベルはＶｏＦＦ（オフ
電圧）レベルに下る。従ってその後は入力信号１の電圧
レベルがＶｏＮレベル付近で多少上下しても、Ｖ。ＦＦ
レベルより下がらない限りトランジスタＱ，，Ｑ３，Ｑ
４のオン状態は持続される。その後入力１のレベルがＶ
ｏＦＦレベルより下ると、トランジスタＱ２がオン、Ｑ
，がオフ状態となり、トランジスタＱ４，Ｑ３オフとな
って基準電圧Ｖ，はもとのＶｏＮレベルにもどる。この
ようにして回路のＶｏＮレベルが異なることにより、ヒ
ステリシス特性が具備される。ところで第１図のシュミ
ットトリガ回路では、小＝；筆弓ＶＣＣＲ２Ｒ３ ＶｏＦＦ＝Ｒ，位２十Ｒ３）十Ｒ２Ｒ８・Ｖｃｃとなり
、Ｖ。
Ｎ（オン電圧）は抵抗Ｒ，，Ｒ２の分圧の電位で決まる
が、ＶｏＦＦ（オフ電圧）は抵抗Ｒ３をトランジスタＱ
３を接地することで基準電圧Ｖ，を変化させる。従って
Ｖ。ＮとＶＯＦＦの差つまり“ＶｏＮ−ＶｏＦＦ”の値
を４・さくしたし、場合、抵抗Ｒ３に非常に大きな抵抗
を用いる必要がある。また“Ｖ。Ｎ−ＶｏＦＦ”の値を
大きくしたい場合、抵抗Ｒ２に比べてＲ３を非常に小さ
くし（ＶｏＦＦを下げるため）、また抵抗Ｒ２に比べＲ
，も小さくする必要がある（ＶｏＮを上げるため）。し
かし上言己抵抗Ｒ３の値を大きくする点については、集
積回路化する際に面積が大となるし、また抵抗の精度が
大まかつまりばらつきが大となってこまかし、調整が困
難となる。またＶｏ…ＶｏＦＦを独立に変化させること
はできず、Ｖ州を変化させればＶｏＦＦも変わってしま
う。また基準電圧Ｖ，を下げるためのトランジスタＱ３
のＶ。Ｅ（ｓａｔ）（コレクタ・エミツタ間飽和電圧）
の値に応じてＶ。ＦＦレベルも変化してしまい、精度が
出ない。本発明は上記実情に鑑みてなされたもので、回
路のＶｏＮ（オン電圧）、ＶｏＦＦ（オフ電圧）をそれ
ぞれ別に得る構成とすることにより、前記従来の各問題
点を一掃したシュミットトリガ回路を提供しようとする
ものである。
が、ＶｏＦＦ（オフ電圧）は抵抗Ｒ３をトランジスタＱ
３を接地することで基準電圧Ｖ，を変化させる。従って
Ｖ。ＮとＶＯＦＦの差つまり“ＶｏＮ−ＶｏＦＦ”の値
を４・さくしたし、場合、抵抗Ｒ３に非常に大きな抵抗
を用いる必要がある。また“Ｖ。Ｎ−ＶｏＦＦ”の値を
大きくしたい場合、抵抗Ｒ２に比べてＲ３を非常に小さ
くし（ＶｏＦＦを下げるため）、また抵抗Ｒ２に比べＲ
，も小さくする必要がある（ＶｏＮを上げるため）。し
かし上言己抵抗Ｒ３の値を大きくする点については、集
積回路化する際に面積が大となるし、また抵抗の精度が
大まかつまりばらつきが大となってこまかし、調整が困
難となる。またＶｏ…ＶｏＦＦを独立に変化させること
はできず、Ｖ州を変化させればＶｏＦＦも変わってしま
う。また基準電圧Ｖ，を下げるためのトランジスタＱ３
のＶ。Ｅ（ｓａｔ）（コレクタ・エミツタ間飽和電圧）
の値に応じてＶ。ＦＦレベルも変化してしまい、精度が
出ない。本発明は上記実情に鑑みてなされたもので、回
路のＶｏＮ（オン電圧）、ＶｏＦＦ（オフ電圧）をそれ
ぞれ別に得る構成とすることにより、前記従来の各問題
点を一掃したシュミットトリガ回路を提供しようとする
ものである。
以下第３図を参照して本発明の一実施例を説明する。
図中Ｑ．，，Ｑ，２，Ｑ，３は差動入力段素子としての
ＮＰＮ型トランジスタで、このトランジスタＱ，．のベ
ースには入力信号１が供給され、トランジスタＱ，２の
ベースには電源Ｖｃｃとアース間電圧を抵抗Ｒ，．，Ｒ
，２で分割した電圧ＶｏＦＦが供給され、トランジスタ
Ｑ，３のベースには同じく抵抗Ｒ，３，Ｒ，４で分割し
た電圧ＶｏＮが供給される。このＶｏＮの供給端は抵抗
Ｒ，５，ＮＰＮトランジスタ（スイッチ素子）Ｑ．４の
コレクタ・ェミツタを介してアースされる。トランジス
タＱ，．，Ｑ，２，Ｑ，３の共通ェミッタ側は抵抗（定
電流源でも可）Ｒ，６を介してアースこれ、コレクタ側
にはＰＮＰトランジスタＱ，５，Ｑ，６よりなる負荷と
してのミラー回路１１が設けられ、このＱ，５のコレク
タがトランジスタＱ，．のコレクタに、Ｑ，６のコレク
タがトランジスタＱ，２，Ｑ，３の共通コレクタに接続
されている。トランジスタＱ，．のコレクタはＰＮＰト
ランジスタＱ，７のベースに接続され、このＱ，７のェ
ミッタは電源Ｖｃｃに接続され、コレク夕は抵抗Ｒ，７
，Ｒ，８に直列に介してアースされ、これら抵抗の直列
接続端はトランジスタＱ，４のベースに接続されている
。またトランジスタＱ，７のコレクタとアース間には抵
抗Ｒ．９，Ｒ２。が直列接続され、これらの接続端はＰ
ＮＰトランジスタＱ，５のベースに接続されている。こ
のＱ，８のエミツ夕はアースされ、コレクタは出力端１
２に、また抵抗父２，を介して電源Ｖｃｃに接続されて
いる。しかして上記第３図の回路において、トランジス
タＱ，２のベースに印放される基準電圧ＶｏＦＦは、ト
ランジスタＱ，３のベースに印加される基準電圧Ｖ。
ＮＰＮ型トランジスタで、このトランジスタＱ，．のベ
ースには入力信号１が供給され、トランジスタＱ，２の
ベースには電源Ｖｃｃとアース間電圧を抵抗Ｒ，．，Ｒ
，２で分割した電圧ＶｏＦＦが供給され、トランジスタ
Ｑ，３のベースには同じく抵抗Ｒ，３，Ｒ，４で分割し
た電圧ＶｏＮが供給される。このＶｏＮの供給端は抵抗
Ｒ，５，ＮＰＮトランジスタ（スイッチ素子）Ｑ．４の
コレクタ・ェミツタを介してアースされる。トランジス
タＱ，．，Ｑ，２，Ｑ，３の共通ェミッタ側は抵抗（定
電流源でも可）Ｒ，６を介してアースこれ、コレクタ側
にはＰＮＰトランジスタＱ，５，Ｑ，６よりなる負荷と
してのミラー回路１１が設けられ、このＱ，５のコレク
タがトランジスタＱ，．のコレクタに、Ｑ，６のコレク
タがトランジスタＱ，２，Ｑ，３の共通コレクタに接続
されている。トランジスタＱ，．のコレクタはＰＮＰト
ランジスタＱ，７のベースに接続され、このＱ，７のェ
ミッタは電源Ｖｃｃに接続され、コレク夕は抵抗Ｒ，７
，Ｒ，８に直列に介してアースされ、これら抵抗の直列
接続端はトランジスタＱ，４のベースに接続されている
。またトランジスタＱ，７のコレクタとアース間には抵
抗Ｒ．９，Ｒ２。が直列接続され、これらの接続端はＰ
ＮＰトランジスタＱ，５のベースに接続されている。こ
のＱ，８のエミツ夕はアースされ、コレクタは出力端１
２に、また抵抗父２，を介して電源Ｖｃｃに接続されて
いる。しかして上記第３図の回路において、トランジス
タＱ，２のベースに印放される基準電圧ＶｏＦＦは、ト
ランジスタＱ，３のベースに印加される基準電圧Ｖ。
Ｎよりも低く設定されており（ただしトランジスタＱ，
４がオフの場合）、抵抗Ｒ，５の値はかなり低いものと
する。ここで第２図に示す入力信号１がトランジスタＱ
，．のベースに供給された場合、信号１のレベルが基準
電圧ＶｏＮレベルを越すと、トランジスタＱ，．がオン
状態となり、トランジスタＱ，２，Ｑ，３がオフ状態と
なる。するとトランジスタＱ，７がオン、トランジスタ
Ｑ，４がオン状態となり、抵抗Ｒ，４に対し抵抗Ｒ，５
、トランジスタＱ，４の直列回路が並列接続されるため
、ＶｏＮレベルはＶｏＦＦレベルよりも下ってしまう。
従ってその後は入力信号１の電圧レベルが前記トランジ
スタＱ，．をオンさせた付近で多少上下しても、ＶｏＦ
Ｆレベルより下らない限りトランジスタＱ，．，Ｑ，７
， Ｑ，４のオン状態は維持される。その後入力信号１
のレベルがＶｏＦＦレベルより下ると、トランジスタＱ
，２がオン、トランジスタＱ，．がオフ状態（この時Ｑ
，３もオフしている）となり、これによりトランジスタ
Ｑ，７，Ｑ，４がオフ状態となるので、トランジスタＱ
，３に印加される基準電圧ＶｏＮレベルはＶｏＦＦレベ
ルより高いもとのＶ。Ｎレベルに戻り、トランジスタＱ
，２，Ｑ，３がオン状態となる。ここで・Ｖ帆＝Ｖ比に
事こ は一定である。
４がオフの場合）、抵抗Ｒ，５の値はかなり低いものと
する。ここで第２図に示す入力信号１がトランジスタＱ
，．のベースに供給された場合、信号１のレベルが基準
電圧ＶｏＮレベルを越すと、トランジスタＱ，．がオン
状態となり、トランジスタＱ，２，Ｑ，３がオフ状態と
なる。するとトランジスタＱ，７がオン、トランジスタ
Ｑ，４がオン状態となり、抵抗Ｒ，４に対し抵抗Ｒ，５
、トランジスタＱ，４の直列回路が並列接続されるため
、ＶｏＮレベルはＶｏＦＦレベルよりも下ってしまう。
従ってその後は入力信号１の電圧レベルが前記トランジ
スタＱ，．をオンさせた付近で多少上下しても、ＶｏＦ
Ｆレベルより下らない限りトランジスタＱ，．，Ｑ，７
， Ｑ，４のオン状態は維持される。その後入力信号１
のレベルがＶｏＦＦレベルより下ると、トランジスタＱ
，２がオン、トランジスタＱ，．がオフ状態（この時Ｑ
，３もオフしている）となり、これによりトランジスタ
Ｑ，７，Ｑ，４がオフ状態となるので、トランジスタＱ
，３に印加される基準電圧ＶｏＮレベルはＶｏＦＦレベ
ルより高いもとのＶ。Ｎレベルに戻り、トランジスタＱ
，２，Ｑ，３がオン状態となる。ここで・Ｖ帆＝Ｖ比に
事こ は一定である。
またトランジスタＱ，４がオフの場合Ｒ，４
Ｖ州＝ＶＣＣ・雨口こ
でＶＣＮ〉Ｖｏｐｐである。
またトランジスタＱ，４がオンの場合Ｒ．」・Ｒ，５
Ｒ，．十Ｒ，５
Ｖ。
Ｎ：豊三主暴言＋ＲＱでＶｏＮ＜ＶｏＦＦである。
即ち抵抗Ｒ，５の値を小さくしておけば、トランジスタ
Ｑ，４オン時にＶｏＮ＜ＶＯＦＦとすることができる。
このように回路のＶｏＮレベルがＶｏＦＦレベル（一定
）を境にして該レルとは無関係に上下することにより、
ヒステリシス特性が具備されるものである。第４図には
上記入力１のレベル変化によるＶｏＮレベルの変化過程
が示され、また上記一蓮の動作でトランジスタＱ，８が
制御されることにより、出力端１２から得られる出力信
号が示されている。第５図は第３図の差動増幅部の負荷
系統を変形した場合の実施例を示す。
Ｑ，４オン時にＶｏＮ＜ＶＯＦＦとすることができる。
このように回路のＶｏＮレベルがＶｏＦＦレベル（一定
）を境にして該レルとは無関係に上下することにより、
ヒステリシス特性が具備されるものである。第４図には
上記入力１のレベル変化によるＶｏＮレベルの変化過程
が示され、また上記一蓮の動作でトランジスタＱ，８が
制御されることにより、出力端１２から得られる出力信
号が示されている。第５図は第３図の差動増幅部の負荷
系統を変形した場合の実施例を示す。
なお本実施例の回路において第３図と対応する個所には
同一符号を付して説明を省略する。本回路の負荷素子と
してのトランジスタＱ２，，Ｑ２２はミラー回路２１を
構成し、トランジスタＱ凶と接続されるトランジスタＱ
２４とＱ２３はミラー回路２２を構成し、トランジスタ
Ｑ２３と接続されるトランジスタＱ２６とトランジスタ
Ｑ２５はミラー回路２３を構成し、トランジスタＱ窃は
トランジスタＱ，２，Ｑ，５の共通コレクタに接続され
る。トランジスタＱ，４のベースと電源Ｖｃｃ間の直列
抵抗Ｒ２，，Ｒ２２と、これらの接続点とアース間をつ
なぎかつミラー回路２２で制御されるトランジスタＱ幻
は、トランジスタＱ，４のスイッチングを制御する。上
記構成でなる第５図の回路は、トランジスタＱ，．がオ
ン状態となると、ミラー回路２１が駆動され、これによ
りミラー回路２２も駆動される。
同一符号を付して説明を省略する。本回路の負荷素子と
してのトランジスタＱ２，，Ｑ２２はミラー回路２１を
構成し、トランジスタＱ凶と接続されるトランジスタＱ
２４とＱ２３はミラー回路２２を構成し、トランジスタ
Ｑ２３と接続されるトランジスタＱ２６とトランジスタ
Ｑ２５はミラー回路２３を構成し、トランジスタＱ窃は
トランジスタＱ，２，Ｑ，５の共通コレクタに接続され
る。トランジスタＱ，４のベースと電源Ｖｃｃ間の直列
抵抗Ｒ２，，Ｒ２２と、これらの接続点とアース間をつ
なぎかつミラー回路２２で制御されるトランジスタＱ幻
は、トランジスタＱ，４のスイッチングを制御する。上
記構成でなる第５図の回路は、トランジスタＱ，．がオ
ン状態となると、ミラー回路２１が駆動され、これによ
りミラー回路２２も駆動される。
これによりトランジスタＱ幻がオフ、Ｑ，４がオン状態
となり、ＶｏＮレベルを変更する。一方、トランジスタ
Ｑ，．がオフした際には、ミラー回路２１，２２が不動
作状態となる。そして上記トランジスタＱ，．がオフし
たことによりトランジスタＱ，２がオン状態となり、ミ
ラー回路２３が駆動され、トランジスタＱ幻がオン状態
となる。これによりトランジスタＱ，４がオフ状態とな
り、Ｖ。Ｎレベルがもとの高レベル状態にもどって最初
の状態となる。このように負荷による制御状態は変わっ
ても、基本的動作は第６図の波形図に示される如く前実
施例の場合と同様である。以上説明ししたような回路構
成であれば、“Ｖ。
となり、ＶｏＮレベルを変更する。一方、トランジスタ
Ｑ，．がオフした際には、ミラー回路２１，２２が不動
作状態となる。そして上記トランジスタＱ，．がオフし
たことによりトランジスタＱ，２がオン状態となり、ミ
ラー回路２３が駆動され、トランジスタＱ幻がオン状態
となる。これによりトランジスタＱ，４がオフ状態とな
り、Ｖ。Ｎレベルがもとの高レベル状態にもどって最初
の状態となる。このように負荷による制御状態は変わっ
ても、基本的動作は第６図の波形図に示される如く前実
施例の場合と同様である。以上説明ししたような回路構
成であれば、“Ｖ。
Ｎ−Ｖ。ＦＦ’’なる差を精度よく設定することができ
る。即ち抵抗Ｒ，．とＲ，３、または抵抗Ｒ，２とＲ，
４の抵抗値の差だけで“ＶｏＮ−Ｖ。ＦＦ”値を決めら
れるもので、例えばこの値を小さく設定したい場合、Ｒ
，．＝Ｒ，５でかつＲ，２よりＲ，４をやや大きな抵抗
とするか、またはＲ，２＝Ｒ，４でかつＲ，．よりＲ，
３をやや小さな抵抗値とすればよい。ここでトランジス
タＱ，４と抵抗Ｒ，５による回路はＶｏＮの電位レベル
をＶｏＦＦレベルより下げるだけの大きさとすればよく
、トランジスタＱ，４のＶｃＥ（ｓａｔ）による精度に
問題にしなくてよく、トランジスタＱ，４が製作しやす
くなる。またＶｏＮとＶｏＦＦはそれぞれ独立に設定可
能で、一方が他方に影響を与えることはなく、Ｖｏ…
ＶｏＦＦの設定が非常に楽である。なお本発明は上記実
施例のみに限られるものではなく、トランジスタＱ，．
，Ｑ，２，Ｑ．３にＰＮＰ型トランジスタを用いる構成
に変更したり、負荷としてのミラー回路を抵抗回路に変
更したりする等、種々の変形が可能である。以上説明し
た如く本発明によれば、回路にヒステリシス特性を得る
ためのオン電圧（ＶｏＮ）、オフ電圧（ＶｏＦＦ）を独
立に設定し得る構成としたので、高精度でまた集積回路
化しやすく、また回路設計が楽に行なえるシュミットト
リガ回路が提供できるのである。
る。即ち抵抗Ｒ，．とＲ，３、または抵抗Ｒ，２とＲ，
４の抵抗値の差だけで“ＶｏＮ−Ｖ。ＦＦ”値を決めら
れるもので、例えばこの値を小さく設定したい場合、Ｒ
，．＝Ｒ，５でかつＲ，２よりＲ，４をやや大きな抵抗
とするか、またはＲ，２＝Ｒ，４でかつＲ，．よりＲ，
３をやや小さな抵抗値とすればよい。ここでトランジス
タＱ，４と抵抗Ｒ，５による回路はＶｏＮの電位レベル
をＶｏＦＦレベルより下げるだけの大きさとすればよく
、トランジスタＱ，４のＶｃＥ（ｓａｔ）による精度に
問題にしなくてよく、トランジスタＱ，４が製作しやす
くなる。またＶｏＮとＶｏＦＦはそれぞれ独立に設定可
能で、一方が他方に影響を与えることはなく、Ｖｏ…
ＶｏＦＦの設定が非常に楽である。なお本発明は上記実
施例のみに限られるものではなく、トランジスタＱ，．
，Ｑ，２，Ｑ．３にＰＮＰ型トランジスタを用いる構成
に変更したり、負荷としてのミラー回路を抵抗回路に変
更したりする等、種々の変形が可能である。以上説明し
た如く本発明によれば、回路にヒステリシス特性を得る
ためのオン電圧（ＶｏＮ）、オフ電圧（ＶｏＦＦ）を独
立に設定し得る構成としたので、高精度でまた集積回路
化しやすく、また回路設計が楽に行なえるシュミットト
リガ回路が提供できるのである。
第１図は従来のシュミットトリガ回路図、第２図は同回
路の特作波形図、第３図は本発明の一実施例の回路図、
第４図は同回路の動作波形図、第５図は本発明の他の実
施例の回路図、第６図は同回路の動作波形図である。 Ｑ，．，Ｑ，２，Ｑ，３…差動入力段トランジスタ、Ｑ
，４・・・スイッチ素子、Ｒ，．，Ｒ，２・・・分割抵
抗（第１の基準電圧源）、Ｒ，３，Ｒ，４・・・分割抵
抗（第２の基準電圧源）、Ｒ，６・・・共通ェミッタ側
抵抗、Ｑ，５，Ｑ，６．．・ミラー回路（負荷）。 第１図 第２図 第３図 第４図 第５図 第６図
路の特作波形図、第３図は本発明の一実施例の回路図、
第４図は同回路の動作波形図、第５図は本発明の他の実
施例の回路図、第６図は同回路の動作波形図である。 Ｑ，．，Ｑ，２，Ｑ，３…差動入力段トランジスタ、Ｑ
，４・・・スイッチ素子、Ｒ，．，Ｒ，２・・・分割抵
抗（第１の基準電圧源）、Ｒ，３，Ｒ，４・・・分割抵
抗（第２の基準電圧源）、Ｒ，６・・・共通ェミッタ側
抵抗、Ｑ，５，Ｑ，６．．・ミラー回路（負荷）。 第１図 第２図 第３図 第４図 第５図 第６図
Claims (1)
- １ 時間的に変化する入力信号がベースに供給される第
１のトランジスタと、第１の基準電圧をを発生させる第
１の電圧発生手段と、この第１の基準電圧がベースに供
給される第２のトランジスタと、前記第１の基準電圧よ
り高い第２の基準電圧を発生させる第２の電圧発生手段
と、この第２の基準電圧がベースに供給される第３のト
ランジスタと、前記各トランジスタの共通エミツタに接
続される抵抗または定電流源と、前記第１のトランジス
タのコレクタ側負荷と、前記第３のトランジスタのベー
ス側と適宜の電位供給端との間を接続するスイツチ素子
とを具備し、前記入力信号が前記第２の基準電圧のレベ
ルを越えたとき前記負荷の出力で前記スイツチ素子を導
通させ前記第３のトランジスタのベースに前記第１の基
準電圧より抵い電圧を供給し、前記入力信号が前記第１
の基準電圧のレベルよりも低くなつたとき前記負荷の出
力で前記スイツチ素子を非導通とし前記第３のトランジ
スタのベースに前記第２の基準電圧が供給されるように
したことを特徴とするシユミツトトリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52124881A JPS6031290B2 (ja) | 1977-10-18 | 1977-10-18 | シユミツトトリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52124881A JPS6031290B2 (ja) | 1977-10-18 | 1977-10-18 | シユミツトトリガ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5457943A JPS5457943A (en) | 1979-05-10 |
| JPS6031290B2 true JPS6031290B2 (ja) | 1985-07-22 |
Family
ID=14896395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52124881A Expired JPS6031290B2 (ja) | 1977-10-18 | 1977-10-18 | シユミツトトリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6031290B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5643825A (en) * | 1979-09-19 | 1981-04-22 | Toshiba Corp | Schmitt trigger circuit |
| JPS56137582A (en) * | 1980-03-31 | 1981-10-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Write-in input circuit |
| JPS58172015A (ja) * | 1982-04-01 | 1983-10-08 | Nec Ic Microcomput Syst Ltd | のこぎり波発生回路 |
| US4620115A (en) * | 1984-09-07 | 1986-10-28 | Advanced Micro Devices, Inc. | Voltage-temperature compensated threshold for hysteresis line receiver at TTL supply voltage |
| JPS62121A (ja) * | 1985-06-26 | 1987-01-06 | Toshiba Corp | シユミツトトリガ回路 |
| JPS63267010A (ja) * | 1987-04-24 | 1988-11-04 | Victor Co Of Japan Ltd | シユミツトトリガ回路 |
| US5656957A (en) * | 1995-10-19 | 1997-08-12 | Sgs-Thomson Microelectronics, Inc. | Comparator circuit with hysteresis |
| EP1235348A1 (en) * | 2001-02-14 | 2002-08-28 | Siemens Aktiengesellschaft | Hysteresis circuit |
-
1977
- 1977-10-18 JP JP52124881A patent/JPS6031290B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5457943A (en) | 1979-05-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4061987A (en) | Voltage-controlled type oscillator | |
| US4507573A (en) | Current source circuit for producing a small value output current proportional to an input current | |
| JPS61230411A (ja) | 電気回路 | |
| US4339674A (en) | Trigger circuit | |
| JPS6031290B2 (ja) | シユミツトトリガ回路 | |
| US4418321A (en) | Feedback amplifier or threshold value switch for a current feed differential stage | |
| US5155429A (en) | Threshold voltage generating circuit | |
| JP2956781B2 (ja) | エミッタ結合マルチバイブレータ回路 | |
| US4230980A (en) | Bias circuit | |
| JPH0332097Y2 (ja) | ||
| JPS5912824Y2 (ja) | トランジスタ回路 | |
| JPS5816272Y2 (ja) | シユミツト回路 | |
| JPH021608Y2 (ja) | ||
| JP2647725B2 (ja) | 電圧比較器 | |
| JPH0749541Y2 (ja) | トランジスタスイッチ回路 | |
| USRE32479E (en) | Feedback amplifier or threshold value switch for a current feed differential stage | |
| JP2579932B2 (ja) | ヒステリシスコンパレ−タ | |
| JPH0346574Y2 (ja) | ||
| JPH062337Y2 (ja) | Ａｌｃ回路 | |
| JPS6325769Y2 (ja) | ||
| JP2512153B2 (ja) | 同期信号分離装置 | |
| JPH0570970B2 (ja) | ||
| JP3312640B2 (ja) | スイッチ回路 | |
| JPH0416964B2 (ja) | ||
| JPH06309054A (ja) | 電圧源回路 |