JPH0416964B2 - - Google Patents
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- JPH0416964B2 JPH0416964B2 JP60045901A JP4590185A JPH0416964B2 JP H0416964 B2 JPH0416964 B2 JP H0416964B2 JP 60045901 A JP60045901 A JP 60045901A JP 4590185 A JP4590185 A JP 4590185A JP H0416964 B2 JPH0416964 B2 JP H0416964B2
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- Japan
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- transistor
- resistor
- circuit
- terminal
- input terminal
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- 238000010586 diagram Methods 0.000 description 4
- 238000005513 bias potential Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
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- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はヒステリシス回路に関し、特に電源電
圧変動によらず一定でしかも安定したヒステリシ
ス特性を示し、集積回路化に適したシユミツトト
リガ回路に関する。
圧変動によらず一定でしかも安定したヒステリシ
ス特性を示し、集積回路化に適したシユミツトト
リガ回路に関する。
従来、この種のヒステリシス回路の一例を第３
図に示す。電源端子７と接地間に抵抗Ｒ６，Ｒ
７，Ｒ８が直列接続されている。差動を構成する
トランジスタＱ５とＱ６はエミツタが共通接続さ
れて定電流源９に接続されている。トランジスタ
Ｑ５のベースは抵抗Ｒ６とＲ７との接続点に接続
され、コレクタは出力端子５に接続されている。
トランジスタＱ６のベースは入力端子４に接続さ
れ、コレクタは抵抗Ｒ７と抵抗Ｒ８との接続点に
接続されれている。
図に示す。電源端子７と接地間に抵抗Ｒ６，Ｒ
７，Ｒ８が直列接続されている。差動を構成する
トランジスタＱ５とＱ６はエミツタが共通接続さ
れて定電流源９に接続されている。トランジスタ
Ｑ５のベースは抵抗Ｒ６とＲ７との接続点に接続
され、コレクタは出力端子５に接続されている。
トランジスタＱ６のベースは入力端子４に接続さ
れ、コレクタは抵抗Ｒ７と抵抗Ｒ８との接続点に
接続されれている。
トランジスタＱ６がしや断状態、トランジスタ
Ｑ５が能動状態の初期状態において、トランジス
タＱ５のベース電位VLは(1)式で与えられる。
Ｑ５が能動状態の初期状態において、トランジス
タＱ５のベース電位VLは(1)式で与えられる。
VL＝R7＋R8／R6＋R7＋R8・Vcc …(1)
ここで、Vccは電源端子７に印加される電源電
圧である。次に、トランジスタＱ６が能動状態、
トランジスタＱ５がしや断状態となると、トラン
ジスタＱ５のベース電位VHは下記のごとく求め
られる。
圧である。次に、トランジスタＱ６が能動状態、
トランジスタＱ５がしや断状態となると、トラン
ジスタＱ５のベース電位VHは下記のごとく求め
られる。
Vcc＝（R6＋R7）・I1＋R8・I1＋I2） …(2)
VH＝R7・I1＋R8・（I1＋I2） …(3)
ここで、I1は、抵抗R6，R7に流れる電流で、
同じ電流は抵抗R8にも流れている。I2はトランジ
スタQ6のコレクタから抵抗R8へ供給される電流
で、トランジスタQ6の電流増幅率が充分大きい
と仮定すると定電流源９の電流値Icsに等しくI2
≒Icsとなる。
同じ電流は抵抗R8にも流れている。I2はトランジ
スタQ6のコレクタから抵抗R8へ供給される電流
で、トランジスタQ6の電流増幅率が充分大きい
と仮定すると定電流源９の電流値Icsに等しくI2
≒Icsとなる。
(2)，(3)式より
VH＝（Vcc−R8・I2／R6＋R7＋R8）・R7＋（Vcc−
R8・I2／R6＋R7＋R8＋I2）・R8 ＝（Vcc−R8・Ics／R6＋R7＋R8）・R7＋（Vc
c−R8・Ics／R6＋R7＋R8＋Ics）・R8…(4) このように、従来のシユミツトトリガ回路は、
(1)，４式で与えられるシユミツトトリガの下限電
圧と上限電圧をもつ。
R8・I2／R6＋R7＋R8＋I2）・R8 ＝（Vcc−R8・Ics／R6＋R7＋R8）・R7＋（Vc
c−R8・Ics／R6＋R7＋R8＋Ics）・R8…(4) このように、従来のシユミツトトリガ回路は、
(1)，４式で与えられるシユミツトトリガの下限電
圧と上限電圧をもつ。
上述した従来のシユミツトトリガ回路におい
て、上ステリシス幅Ｈは(1)，４式より Ｈ＝VH−VL＝（Vcc−R8・Ics／R6＋R7＋R8）・R7
＋（Vcc−R8・Ics／R6＋R7＋R8＋Ics） ・R8−（R7＋R8／R6＋R7＋R8）Vcc＝（R6／R
6＋R7＋R8）IcsR8…(5) で与えられる。(5)式に示すようにヒステリシス幅
Ｈは抵抗値、定電流値によつて決定される。特
に、抵抗R8の抵抗値のばらつきに大きく影響を
受け、また定電流値の温度特性や電源電圧依存性
の影響を受ける。
て、上ステリシス幅Ｈは(1)，４式より Ｈ＝VH−VL＝（Vcc−R8・Ics／R6＋R7＋R8）・R7
＋（Vcc−R8・Ics／R6＋R7＋R8＋Ics） ・R8−（R7＋R8／R6＋R7＋R8）Vcc＝（R6／R
6＋R7＋R8）IcsR8…(5) で与えられる。(5)式に示すようにヒステリシス幅
Ｈは抵抗値、定電流値によつて決定される。特
に、抵抗R8の抵抗値のばらつきに大きく影響を
受け、また定電流値の温度特性や電源電圧依存性
の影響を受ける。
本発明の目的は、かかる従来の問題を改善し、
安定したヒステリシス特性を示し、しかも集積回
路化に適したシユミツトトリガ回路を提供するこ
とにある。
安定したヒステリシス特性を示し、しかも集積回
路化に適したシユミツトトリガ回路を提供するこ
とにある。
本発明によれば、第１、第２の入力端と第１、
第２の出力端とを有する差動回路と、この第１の
入力端に第１の抵抗を介して接続される第１の基
準電位端と、コレクタがこの第１の入力端に接続
され、ベースに第２の基準電位端が接続され、エ
ミツタに第２の抵抗が接続されたトランジスタと
を有し、差動回路の第１の出力端をトランジスタ
のエミツタに接続してこのトランジスタの導通・
遮断を制御するとともに、第１の入力端に加える
入力信号に応じて第２の出力端から出力を得るシ
ユミツトトリガ回路が得られる。
第２の出力端とを有する差動回路と、この第１の
入力端に第１の抵抗を介して接続される第１の基
準電位端と、コレクタがこの第１の入力端に接続
され、ベースに第２の基準電位端が接続され、エ
ミツタに第２の抵抗が接続されたトランジスタと
を有し、差動回路の第１の出力端をトランジスタ
のエミツタに接続してこのトランジスタの導通・
遮断を制御するとともに、第１の入力端に加える
入力信号に応じて第２の出力端から出力を得るシ
ユミツトトリガ回路が得られる。
次に、本発明について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す回路図であ
る。トランジスタQ2，Q3は差動回路を構成し、
共通エミツタは定電流源１に接続されている。ト
ランジスタQ2のベースは抵抗R1を介して端子２
に接続されるとともに、トランジスタQ1のコレ
クタに接続されている。トランジスタQ3のベー
スは入力端子４に接続され、コレクタはトランジ
スタQ1のエミツタに接続されるとともに、抵抗
R2を介して接地されている。トランジスタQ1の
ベースは端子３に接続され、トランジスタQ2の
コレクタは出力端子５に接続されている。端子
２，３にはそれぞれ基準電圧Vref1，Vref2が与
えられ、基準電圧Vref1は基準電圧Vref2に対し
て高位に設定されている。
る。トランジスタQ2，Q3は差動回路を構成し、
共通エミツタは定電流源１に接続されている。ト
ランジスタQ2のベースは抵抗R1を介して端子２
に接続されるとともに、トランジスタQ1のコレ
クタに接続されている。トランジスタQ3のベー
スは入力端子４に接続され、コレクタはトランジ
スタQ1のエミツタに接続されるとともに、抵抗
R2を介して接地されている。トランジスタQ1の
ベースは端子３に接続され、トランジスタQ2の
コレクタは出力端子５に接続されている。端子
２，３にはそれぞれ基準電圧Vref1，Vref2が与
えられ、基準電圧Vref1は基準電圧Vref2に対し
て高位に設定されている。
トランジスタQ2が能動状態、トランジスタQ3
がしや断状態の初期状態において、トランジスタ
Q1のコレクタ電流Ic1は Ic1＝Vref2−VBEQ1／R2 …(6) で与えられ、従つてトランジスタQ2のベース電
位VL′は(7)式で与えられる。
がしや断状態の初期状態において、トランジスタ
Q1のコレクタ電流Ic1は Ic1＝Vref2−VBEQ1／R2 …(6) で与えられ、従つてトランジスタQ2のベース電
位VL′は(7)式で与えられる。
VL′＝Vref1
−（Vref2−VBEQ1）／R2）・R1 …(7)
ここで、VBEQ1はトランジスタQ1の順方向バイ
アス電位である。
アス電位である。
次に、トランジスタQ2がしや断状態、トラン
ジスタQ3が能動状態となると、トランジスタQ2
のベース電位VH′は、下記(9)式のごとく求められ
る。つまり、トランジスタQ3が能動状態になつ
たことにより、抵抗R2には、定電流源１の定電
流Icsが供給され、抵抗R2の両端にはVR2＝Ics・
R2の電位が生じる。ここでトランジスタQ3の電
流増幅率は充分大きいと仮定する。次に Vref2−VBEQ1＜VR2 …(8) の条件を満足するように、任意に定電流Ics、抵
抗R2を設定することによつてトランジスタQ1は
しや断状態となる。従つてトランジスタQ2のベ
ース電位VH′は、基準電位Vref1で決定され、 VH′＝Vref1 …(9) となり、ヒステリシス幅H′は(7)，(9)式より H′＝VH′−VL′＝Vref1−｛Vref1−（Vref2−VB
EQ1／R2）・R1｝＝（Vref2−VBEQ1）・（R1／R2）…(10
) で、示されるように、基準電圧Vref1と定電流Ics
の値には無関係にトランジスタQ1のコレクタ電
流の抵抗R1での電位降下によつて設定すること
ができる。しかも基準電圧Vref2を、トランジス
タQ1の順方向バイアス電位VBEQ1の温度変化によ
る変動分を補償するような電圧変動をもつものと
することによつて、抵抗R1とR2との相対比のみ
で設定するようにすることもできる。集積回路で
は抵抗の抵抗値そのもののバラツキや温度特性に
よる変動をおさえることはむつかしいが、抵抗値
の比を一定にすることは容易にできる。このた
め、集積回路化によつてヒステリシス幅を高精度
に得ることができる。
ジスタQ3が能動状態となると、トランジスタQ2
のベース電位VH′は、下記(9)式のごとく求められ
る。つまり、トランジスタQ3が能動状態になつ
たことにより、抵抗R2には、定電流源１の定電
流Icsが供給され、抵抗R2の両端にはVR2＝Ics・
R2の電位が生じる。ここでトランジスタQ3の電
流増幅率は充分大きいと仮定する。次に Vref2−VBEQ1＜VR2 …(8) の条件を満足するように、任意に定電流Ics、抵
抗R2を設定することによつてトランジスタQ1は
しや断状態となる。従つてトランジスタQ2のベ
ース電位VH′は、基準電位Vref1で決定され、 VH′＝Vref1 …(9) となり、ヒステリシス幅H′は(7)，(9)式より H′＝VH′−VL′＝Vref1−｛Vref1−（Vref2−VB
EQ1／R2）・R1｝＝（Vref2−VBEQ1）・（R1／R2）…(10
) で、示されるように、基準電圧Vref1と定電流Ics
の値には無関係にトランジスタQ1のコレクタ電
流の抵抗R1での電位降下によつて設定すること
ができる。しかも基準電圧Vref2を、トランジス
タQ1の順方向バイアス電位VBEQ1の温度変化によ
る変動分を補償するような電圧変動をもつものと
することによつて、抵抗R1とR2との相対比のみ
で設定するようにすることもできる。集積回路で
は抵抗の抵抗値そのもののバラツキや温度特性に
よる変動をおさえることはむつかしいが、抵抗値
の比を一定にすることは容易にできる。このた
め、集積回路化によつてヒステリシス幅を高精度
に得ることができる。
第２図に本発明による他の実施例を示す。
第２図においては、第１図に示す実施例のトラ
ンジスタＱ１を電流ミラー構成にして実現した回
路である。即ち、第１図と同様に、トランジスタ
Ｑ２，Ｑ３は差動回路を構成し、共通エミツタは
定電流源１に接続されている。トランジスタＱ２
のベースは第１の抵抗である抵抗Ｒ４を介して第
１の基準電圧としての電源端子７に接続されると
ともに、トランジスタＱ１のコレクタに接続され
ている。トランジスタＱ３のベースは入力端子４
に接続され、コレクタはトランジスタＱ１のエミ
ツタに接続されると共に抵抗Ｒ２を介して接地さ
れている。トランジスタＱ２のコレクタは出力端
子５に接続されている。更にトランジスタＱ１，
Q4、抵抗Ｒ２，Ｒ５は電流ミラー回路を構成し、
トランジスタＱ１，Ｑ４のコレクタは共通接続さ
れている。定電流源６と順方向バイアスされたダ
イオードＤ１と抵抗Ｒ３とによつて電源電圧の変
動に対して安定化された定電圧を得、その定電圧
を電流ミラー回路を構成するトランジスタＱ１と
Ｑ４のベースに第２の基準電圧として与えてい
る。
ンジスタＱ１を電流ミラー構成にして実現した回
路である。即ち、第１図と同様に、トランジスタ
Ｑ２，Ｑ３は差動回路を構成し、共通エミツタは
定電流源１に接続されている。トランジスタＱ２
のベースは第１の抵抗である抵抗Ｒ４を介して第
１の基準電圧としての電源端子７に接続されると
ともに、トランジスタＱ１のコレクタに接続され
ている。トランジスタＱ３のベースは入力端子４
に接続され、コレクタはトランジスタＱ１のエミ
ツタに接続されると共に抵抗Ｒ２を介して接地さ
れている。トランジスタＱ２のコレクタは出力端
子５に接続されている。更にトランジスタＱ１，
Q4、抵抗Ｒ２，Ｒ５は電流ミラー回路を構成し、
トランジスタＱ１，Ｑ４のコレクタは共通接続さ
れている。定電流源６と順方向バイアスされたダ
イオードＤ１と抵抗Ｒ３とによつて電源電圧の変
動に対して安定化された定電圧を得、その定電圧
を電流ミラー回路を構成するトランジスタＱ１と
Ｑ４のベースに第２の基準電圧として与えてい
る。
第２図において、シユミツトトリガの下限電圧
VL″、上限電圧VH″、及びヒステリシス幅H″は前
述と同様に求められ、それぞれ(11)，(12)，（13）式
でえられる。。
VL″、上限電圧VH″、及びヒステリシス幅H″は前
述と同様に求められ、それぞれ(11)，(12)，（13）式
でえられる。。
VL″＝Vcc−R4・（Ic4＋Ic1） …(11)
VH″＝Vcc−R4・Ic4 …(12)
H″＝VH″−VL″
＝Ic1・R4 …（13）
ここで、Ic1，Ic4はトランジスタQ1，Q4のコレ
クタ電流である。
クタ電流である。
第２図において、コレクタ電流Ic1はダイオー
ドD1、トランジスタQ1と抵抗R3，R2による電流
ミラー回路によつて、定電流源６の電流値に比例
した値でトランジスタQ1のコレクタ電流として
得られているので、ヒステリシス幅H″は定電流
源６と抵抗R4に依存し、その他の電源電圧や定
電流源１の値には影響されない。また、前述のよ
うに定電流源１の定電流値IcsはトランジスタQ3
の導電時にトランジスタQ1を遮断するに十分な
電流であればよい。トランジスタQ1の導通時に
トランジスタQ1が飽和しないバイアス電位を与
えておけば、本回路はどのトランジスタも非飽和
で動作するので高速動作が可能である。また、ヒ
ステリシス幅H″は抵抗R4の抵抗値のバラツキの
影響を受けるが、この抵抗値のバラツキの影響は
従来のもの程大きなものではない。
ドD1、トランジスタQ1と抵抗R3，R2による電流
ミラー回路によつて、定電流源６の電流値に比例
した値でトランジスタQ1のコレクタ電流として
得られているので、ヒステリシス幅H″は定電流
源６と抵抗R4に依存し、その他の電源電圧や定
電流源１の値には影響されない。また、前述のよ
うに定電流源１の定電流値IcsはトランジスタQ3
の導電時にトランジスタQ1を遮断するに十分な
電流であればよい。トランジスタQ1の導通時に
トランジスタQ1が飽和しないバイアス電位を与
えておけば、本回路はどのトランジスタも非飽和
で動作するので高速動作が可能である。また、ヒ
ステリシス幅H″は抵抗R4の抵抗値のバラツキの
影響を受けるが、この抵抗値のバラツキの影響は
従来のもの程大きなものではない。
以上説明したように、本発明によれば、シユミ
ツトトリガ回路において、上限電位VHと下限電
位VLの切り換えをトランジスタの能動状態、し
や断状態の切り換えで実現することにより、安定
したヒステリシス幅を得ることができるとともに
集積回路化にも有利な回路を得ることができる。
ツトトリガ回路において、上限電位VHと下限電
位VLの切り換えをトランジスタの能動状態、し
や断状態の切り換えで実現することにより、安定
したヒステリシス幅を得ることができるとともに
集積回路化にも有利な回路を得ることができる。
第１図は本発明の一実施例を示す回路構成図、
第２図は本発明の他の実施例を示す回路構成図、
第３図は従来のシユミツトトリガ回路を示す回路
構成図である。 １，６，９……定電流源、２，３……端子、４
……入力端子、５……出力端子、７……電源端
子、Q1〜Q6……トランジスタ、R1〜R8……抵
抗、D1……ダイオード。
第２図は本発明の他の実施例を示す回路構成図、
第３図は従来のシユミツトトリガ回路を示す回路
構成図である。 １，６，９……定電流源、２，３……端子、４
……入力端子、５……出力端子、７……電源端
子、Q1〜Q6……トランジスタ、R1〜R8……抵
抗、D1……ダイオード。
Claims (1)
- １ 第１の入力端子、入力信号が供給される第２
の入力端子、第１の出力端子および第２の出力端
子を有する差動回路と、前記第１の入力端子に第
１の抵抗を介して第１の基準電圧を供給する手段
と、コレクタが前記第１の入力端子に接続され、
エミツタが前記第１の出力端子に接続されるとと
もに第２の抵抗に接続されたトランジスタと、電
源電圧の変動に対して安定化された第２の基準電
圧であつて、前記第１の出力端子からの電流と前
記第２の抵抗により生じる前記トランジスタのエ
ミツタ電圧に対して前記トランジスタを遮断状態
とする第２の基準電圧を前記トランジスタのベー
スに供給する手段とを備え、前記第２の出力端子
から出力を取り出したことを特徴とするシユミツ
トトリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60045901A JPS61205017A (ja) | 1985-03-08 | 1985-03-08 | シユミツトトリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60045901A JPS61205017A (ja) | 1985-03-08 | 1985-03-08 | シユミツトトリガ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61205017A JPS61205017A (ja) | 1986-09-11 |
| JPH0416964B2 true JPH0416964B2 (ja) | 1992-03-25 |
Family
ID=12732142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60045901A Granted JPS61205017A (ja) | 1985-03-08 | 1985-03-08 | シユミツトトリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61205017A (ja) |
-
1985
- 1985-03-08 JP JP60045901A patent/JPS61205017A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61205017A (ja) | 1986-09-11 |
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