JPS62121A - シユミツトトリガ回路 - Google Patents
シユミツトトリガ回路Info
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- JPS62121A JPS62121A JP13796385A JP13796385A JPS62121A JP S62121 A JPS62121 A JP S62121A JP 13796385 A JP13796385 A JP 13796385A JP 13796385 A JP13796385 A JP 13796385A JP S62121 A JPS62121 A JP S62121A
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- circuit
- mosfet
- mirror circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はシュミットトリガ回路に関する。
一般に、シュミットトリガ回路はアナログ回路とデジタ
ル回路間のインターフェイスでよく見られるものでおり
、ゆりくり変化するアナログ電圧を定められたしきい値
で急峻なデジタル波形に変換する機能を有する。雑音と
寄生発振を除去する丸めに、高レベルのしきい値電圧と
低レベルのしきい値電圧との間にはヒステリシスを持た
せて設計を行なりでいる。
ル回路間のインターフェイスでよく見られるものでおり
、ゆりくり変化するアナログ電圧を定められたしきい値
で急峻なデジタル波形に変換する機能を有する。雑音と
寄生発振を除去する丸めに、高レベルのしきい値電圧と
低レベルのしきい値電圧との間にはヒステリシスを持た
せて設計を行なりでいる。
第３図に従来のシュミットトリガ回路を示す。
図に示す様に２個のトランジスタＱ、 、 Ｑ、は差動
入力投素子として働き、入力側のトランジスタＱ、のベ
ースには入力信号が供給され、基準側のトランジスタＱ
、のベースには電源電圧（Ｖｃｃ）とアース間電圧を抵
抗比１．鳥で分割した電圧（Ｖｌ）を印加する０ トランジスタＱ、 、 Ｑ、のコレクタ側には負荷とし
て共通ベースの２個のトランジスタより成るミラー回路
（３２）を設け、共通エミッタ側には抵抗比、を設ける
。ミラー形差動増幅回路（３４）の出力はトランジスタ
ｑのベースに供給し、トランジスタｑのエミッタは電源
電圧（Ｖｃｃ）に、コレクタは抵抗１−２Ｒ＠を介して
接地する。トランジスタＱ、のベースは抵抗も、電量°
に接続し、コレクタ、及びエミッタ抵抗比３を介する回
路は抵抗もと並列接続する。
入力投素子として働き、入力側のトランジスタＱ、のベ
ースには入力信号が供給され、基準側のトランジスタＱ
、のベースには電源電圧（Ｖｃｃ）とアース間電圧を抵
抗比１．鳥で分割した電圧（Ｖｌ）を印加する０ トランジスタＱ、 、 Ｑ、のコレクタ側には負荷とし
て共通ベースの２個のトランジスタより成るミラー回路
（３２）を設け、共通エミッタ側には抵抗比、を設ける
。ミラー形差動増幅回路（３４）の出力はトランジスタ
ｑのベースに供給し、トランジスタｑのエミッタは電源
電圧（Ｖｃｃ）に、コレクタは抵抗１−２Ｒ＠を介して
接地する。トランジスタＱ、のベースは抵抗も、電量°
に接続し、コレクタ、及びエミッタ抵抗比３を介する回
路は抵抗もと並列接続する。
このシュミットトリガ回路では、入力信号がトランジス
タＱ、のベースに供給された場合、入力信号のレベルが
基準電圧（Ｖ、） のＯＮ電圧（以下ＶＯＮと記す）を
超すとトランジスタＱ１がＯＮ状態となり抵抗ル、に対
し抵抗ル８．トランジスタＱ１の直列回路が並列接続さ
れるため、基準電圧（ｖｌ）はＯＦＦ電圧（以下ＶＯＦ
Ｆと記す）に下がる。従ってその後は、入力信号のレベ
ルがＶＯＮ付近で多少上下してもＶＯＦＦより下がらな
い限りトランジスタＱ、、Ｑ、、Ｑ。
タＱ、のベースに供給された場合、入力信号のレベルが
基準電圧（Ｖ、） のＯＮ電圧（以下ＶＯＮと記す）を
超すとトランジスタＱ１がＯＮ状態となり抵抗ル、に対
し抵抗ル８．トランジスタＱ１の直列回路が並列接続さ
れるため、基準電圧（ｖｌ）はＯＦＦ電圧（以下ＶＯＦ
Ｆと記す）に下がる。従ってその後は、入力信号のレベ
ルがＶＯＮ付近で多少上下してもＶＯＦＦより下がらな
い限りトランジスタＱ、、Ｑ、、Ｑ。
のＯＮ状態は持続される。さらにその後、入力信号の電
圧がｖｏｔｅより下がると、トランジスタＱ！がＯＮ状
態、トランジスタＱｌ、Ｑ、、Ｑ！がＯＦＩ’状態とな
り基準電圧ｖ１は元のＶＯＨになる。
圧がｖｏｔｅより下がると、トランジスタＱ！がＯＮ状
態、トランジスタＱｌ、Ｑ、、Ｑ！がＯＦＩ’状態とな
り基準電圧ｖ１は元のＶＯＨになる。
この様にして入力信号のレベルが上昇する場合と下降す
る場合における基準電圧を変えることにより入力信号と
出力信号と関係がヒステリシス特性となる。
る場合における基準電圧を変えることにより入力信号と
出力信号と関係がヒステリシス特性となる。
しかしながら、上記従来のシュミットトリガ回路では以
下の様な問題点が有る。
下の様な問題点が有る。
基準電圧（Ｖ、）のＶＯＳは抵抗ａｔ−ＲｔＫよる電源
電圧Ｖｃｃの分圧電位により決定される。また、基準電
圧（ｖｌ）の’ｌ０ＦＦは抵抗島をトランジスタＱ、を
介して接地することで基準電圧（ｖｌ）の値を変化させ
る。従りて、ＶＯＮとｖｏｒｒの差を小さくしたい場合
、抵抗Ｒ，に非常に大きな抵抗を用いる必要がある。ま
た、逆にその差を大きくしたい場合、抵抗島に比べて抵
抗島を非常に小さくし、更に抵抗島に比べて抵抗島も小
さくする必要がある。
電圧Ｖｃｃの分圧電位により決定される。また、基準電
圧（ｖｌ）の’ｌ０ＦＦは抵抗島をトランジスタＱ、を
介して接地することで基準電圧（ｖｌ）の値を変化させ
る。従りて、ＶＯＮとｖｏｒｒの差を小さくしたい場合
、抵抗Ｒ，に非常に大きな抵抗を用いる必要がある。ま
た、逆にその差を大きくしたい場合、抵抗島に比べて抵
抗島を非常に小さくし、更に抵抗島に比べて抵抗島も小
さくする必要がある。
上記理由のため、ｖＯＮとＶＯＦＦを独立に変化させる
ことができず、両者の差を制御することが難かしい。
ことができず、両者の差を制御することが難かしい。
本発明の目的は、ＶＯＮとＶＯＦＦを独立して設定可能
とし、プロセス変動による影響を受は難いシュミットト
リガ回路を提供することにある。
とし、プロセス変動による影響を受は難いシュミットト
リガ回路を提供することにある。
本発明は上記目的を達成するために、第１の基準電圧源
に接続したミラー回路と、このミラー回路の入力端子と
第２の基準電圧源間に接続し入力電圧をゲートに印加し
た第１のＭＯＳＦＥＴと、選択回路を介してミラー回路
の基準端子と第２の基準電圧源間に並列に接続し高基準
電圧をゲートに印加した第２のＭＯＳＦＥＴ及び低基準
電圧をゲートに印加した第３のＭＯＳＦＥＴとを設けた
ミラー形差動増幅回路を用いたシュミットトリガ回路を
提供する。
に接続したミラー回路と、このミラー回路の入力端子と
第２の基準電圧源間に接続し入力電圧をゲートに印加し
た第１のＭＯＳＦＥＴと、選択回路を介してミラー回路
の基準端子と第２の基準電圧源間に並列に接続し高基準
電圧をゲートに印加した第２のＭＯＳＦＥＴ及び低基準
電圧をゲートに印加した第３のＭＯＳＦＥＴとを設けた
ミラー形差動増幅回路を用いたシュミットトリガ回路を
提供する。
ここで、選択回路は第２のＭＯＳＦＥＴと第３のＭ０８
ＦＥＴのどちらか一方をミラー回路の入力端子の電圧に
応じてミラー回路の基準端子と第２の基準電圧源間に接
続する機能を有し、ミラー回路の入力端子の電圧を反転
させてシュミットトリガ回路の出力電圧とする。
ＦＥＴのどちらか一方をミラー回路の入力端子の電圧に
応じてミラー回路の基準端子と第２の基準電圧源間に接
続する機能を有し、ミラー回路の入力端子の電圧を反転
させてシュミットトリガ回路の出力電圧とする。
以下本発明の実施例を図面を用いて説明する。
第１図に本発明に係るシュミットトリガ回路の実施例を
示す。
示す。
図に示す様に、このシュミットトリガ回路は２個のＭ
ＯＳ Ｆ Ｅ Ｔ Ｑ、！、Ｑ、６で構成されたミラー
回路（１２）と、このミラー回路の入力端子（１２Ｂ）
にＭ０８ Ｆ Ｅ Ｔ Ｑｕを介して接続した第１のＭ
Ｏ８ＦＢＴＱｌｔと、高基準電圧（Ｖ！ｕ）をゲートに
印加した第２ＯＭ ０８ Ｆ Ｅ Ｔ Ｑｔｓ ト、低
Ｍ準’を圧（ＶｔＬ） ｔ ’ｌ−）に印加した第３の
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑｌ４と、ミラー回路（１２）
の入力端子（１２Ｂ）と第１のＭ ＯＳ Ｆ ＨＴ Ｑ
、。
ＯＳ Ｆ Ｅ Ｔ Ｑ、！、Ｑ、６で構成されたミラー
回路（１２）と、このミラー回路の入力端子（１２Ｂ）
にＭ０８ Ｆ Ｅ Ｔ Ｑｕを介して接続した第１のＭ
Ｏ８ＦＢＴＱｌｔと、高基準電圧（Ｖ！ｕ）をゲートに
印加した第２ＯＭ ０８ Ｆ Ｅ Ｔ Ｑｔｓ ト、低
Ｍ準’を圧（ＶｔＬ） ｔ ’ｌ−）に印加した第３の
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑｌ４と、ミラー回路（１２）
の入力端子（１２Ｂ）と第１のＭ ＯＳ Ｆ ＨＴ Ｑ
、。
間の電圧に応じて第２のＭ ＯＳ Ｆ Ｅ Ｔ Ｑｌ、
か第３のＭ ＯＳ １１’ Ｅ Ｔ Ｑ１番のうちどち
らか一方をミラー回路（１２）の基準端子（１２Ｃ）と
アース（第２の基準電圧源に相当する）間に接続する選
択回路（１３）とから構成される。ミラー回路（１２）
は２個のＭＯＳ Ｆ ＥＴ Ｑｓｓ −Ｑｓｓで構成さ
れ、電源端子（Ｈ入）には、第１の基準電圧源（Ｖｃｃ
）を印加する。第１のＭＯＳＦＥＴ（Ｑｌりはゲートに
入力電圧（ｙｒｓ）を印加する。
か第３のＭ ＯＳ １１’ Ｅ Ｔ Ｑ１番のうちどち
らか一方をミラー回路（１２）の基準端子（１２Ｃ）と
アース（第２の基準電圧源に相当する）間に接続する選
択回路（１３）とから構成される。ミラー回路（１２）
は２個のＭＯＳ Ｆ ＥＴ Ｑｓｓ −Ｑｓｓで構成さ
れ、電源端子（Ｈ入）には、第１の基準電圧源（Ｖｃｃ
）を印加する。第１のＭＯＳＦＥＴ（Ｑｌりはゲートに
入力電圧（ｙｒｓ）を印加する。
選択回路（１３）では、ミラー回路（１２）の入力端子
（１２Ｂ）の電圧を反転回路（１１）を介して反転した
電圧とを各々２個のＭ ＯＳ Ｆ ’Ｅ Ｔ Ｑｕ、Ｑ
ｘテのダートに印加する。両者のゲートに印加される電
圧は異なるレベルであるので、出力電圧（ＶＯＩＪＴ）
が高レベルである場合Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ、、の
みＯＮとなりミラー回路（１２）の基準端子（１２ｃ）
に低基準電圧（ＶｘＬ）をゲートに印加したＭ ０８
Ｆ Ｅ Ｔ Ｑｌが接続される。
（１２Ｂ）の電圧を反転回路（１１）を介して反転した
電圧とを各々２個のＭ ＯＳ Ｆ ’Ｅ Ｔ Ｑｕ、Ｑ
ｘテのダートに印加する。両者のゲートに印加される電
圧は異なるレベルであるので、出力電圧（ＶＯＩＪＴ）
が高レベルである場合Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ、、の
みＯＮとなりミラー回路（１２）の基準端子（１２ｃ）
に低基準電圧（ＶｘＬ）をゲートに印加したＭ ０８
Ｆ Ｅ Ｔ Ｑｌが接続される。
また、出力電圧（Ｖｏσ丁）が低レベルである場合ＭＯ
８Ｆ Ｅ Ｔ ＱｌｍのみＯＮとなりミラー回路（１２
） の基準端子（１２Ｃ）に高基準電圧（ＶＩＨ）をゲ
ートに印加したＭ ＯＳ Ｆ Ｅ Ｔ ＱＣｓが接続さ
れる。
８Ｆ Ｅ Ｔ ＱｌｍのみＯＮとなりミラー回路（１２
） の基準端子（１２Ｃ）に高基準電圧（ＶＩＨ）をゲ
ートに印加したＭ ＯＳ Ｆ Ｅ Ｔ ＱＣｓが接続さ
れる。
この様にして、ミラー形差動増幅回路が構成される０
第２図に、第１図に示すシュミットトリガ回路の特性図
を示す。図中、■、はミラー回路（１２）の基準端子（
１２Ｃ）の電圧を示す。
を示す。図中、■、はミラー回路（１２）の基準端子（
１２Ｃ）の電圧を示す。
入力電圧（ＶＩＮ）が低レベルから高レベルへ変化する
場合、初期状態ではミラー回路（１２）の入力端子（１
２Ｂ）の電圧は高レベルであるためＭＯ８Ｆ’ＥＴ Ｑ
ｓａのゲートには高レベルの電圧が印加されＭＯ８Ｆ
Ｂ Ｔ Ｑｒｙのゲートには反転回路（１１）により低
レベルの電圧が印加され、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑｓ
ａ のみがＯＮとなる。従りて、ミラー回路（１２）を
構成す；ｂ Ｍ ＯＳ Ｆ Ｂ Ｔ Ｑｔｓ Ｏトｖイ
アＶＣ高ｔｓ準ｔｌ圧（’ｉ’ＩＨ）をゲートに印加し
たＭ ＯＳ Ｆ Ｅ Ｔ Ｑｓｓが接続され、これと入
力電圧（ｖＸＮ）をゲートに印加したＭＯ８Ｆ Ｅ Ｔ
Ｑｌとで差動入力段素子を構成したミラー形差動増幅
回路を得ることが出来る。つまり、ミラー回路（１２）
の基準端子（１２Ｃ）に接続するＭＯＳＦＥＴのゲート
に印加される電圧は高基準電圧（ＶＩＨ）となる。入力
電圧（ＶｒＮ）が高基準電圧（ＶＩＨ）を超えるとミラ
ー回路（１２）の入力端子（１２Ｂ）の電圧は低レベル
となり、反転回路（１１）によりＭＯＳＦＥＴ Ｑｌｔ
のゲートに高レベルの電圧が印加されＯＮ状態となる。
場合、初期状態ではミラー回路（１２）の入力端子（１
２Ｂ）の電圧は高レベルであるためＭＯ８Ｆ’ＥＴ Ｑ
ｓａのゲートには高レベルの電圧が印加されＭＯ８Ｆ
Ｂ Ｔ Ｑｒｙのゲートには反転回路（１１）により低
レベルの電圧が印加され、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑｓ
ａ のみがＯＮとなる。従りて、ミラー回路（１２）を
構成す；ｂ Ｍ ＯＳ Ｆ Ｂ Ｔ Ｑｔｓ Ｏトｖイ
アＶＣ高ｔｓ準ｔｌ圧（’ｉ’ＩＨ）をゲートに印加し
たＭ ＯＳ Ｆ Ｅ Ｔ Ｑｓｓが接続され、これと入
力電圧（ｖＸＮ）をゲートに印加したＭＯ８Ｆ Ｅ Ｔ
Ｑｌとで差動入力段素子を構成したミラー形差動増幅
回路を得ることが出来る。つまり、ミラー回路（１２）
の基準端子（１２Ｃ）に接続するＭＯＳＦＥＴのゲート
に印加される電圧は高基準電圧（ＶＩＨ）となる。入力
電圧（ＶｒＮ）が高基準電圧（ＶＩＨ）を超えるとミラ
ー回路（１２）の入力端子（１２Ｂ）の電圧は低レベル
となり、反転回路（１１）によりＭＯＳＦＥＴ Ｑｌｔ
のゲートに高レベルの電圧が印加されＯＮ状態となる。
従って、ミラー回路（１２）の基準端子（１２Ｃ）に接
続するＭＯＳＦＥＴのゲートに印加される電圧は低基準
電圧（ＶＩＬ）となる。
続するＭＯＳＦＥＴのゲートに印加される電圧は低基準
電圧（ＶＩＬ）となる。
次に入力電圧が高レベルから低レベルへ変化する場合、
初期状態ではミラー回路（１２）の入力端子（１２ｆ３
）の電位は低レベルで老り、反転回路（１１）により高
レベルとなった電圧がＭＯ８ＦＥＴＱ□、のゲートに印
加されＯＮ状態となる。従って、ミラー回路（１２）の
基準端子（１２０）に接続するＭＯＳＦＥＴのゲートに
印加される電圧は低基準電圧（ＶＩＬ）となる。入力電
圧（ＶＩＮ）が低基準電圧（ｖＩＩ、）以下となるとミ
ラー回路（１２）の入力端子（１２Ｂ）の電圧は高レベ
ルとなり、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ、、のゲートに高
レベルの電圧が印加されＯＮ状態となる。従って、ミラ
ー回路（１２）の基準端子（１２Ｃ）に接続するＭＯＳ
ＦＥＴのゲー）Ｋ印加される電圧は高基準電圧（ＶＩＩ
（）となる。
初期状態ではミラー回路（１２）の入力端子（１２ｆ３
）の電位は低レベルで老り、反転回路（１１）により高
レベルとなった電圧がＭＯ８ＦＥＴＱ□、のゲートに印
加されＯＮ状態となる。従って、ミラー回路（１２）の
基準端子（１２０）に接続するＭＯＳＦＥＴのゲートに
印加される電圧は低基準電圧（ＶＩＬ）となる。入力電
圧（ＶＩＮ）が低基準電圧（ｖＩＩ、）以下となるとミ
ラー回路（１２）の入力端子（１２Ｂ）の電圧は高レベ
ルとなり、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ、、のゲートに高
レベルの電圧が印加されＯＮ状態となる。従って、ミラ
ー回路（１２）の基準端子（１２Ｃ）に接続するＭＯＳ
ＦＥＴのゲー）Ｋ印加される電圧は高基準電圧（ＶＩＩ
（）となる。
上記動作により、入力電圧が上昇する場合は回路しきい
値が高基準電圧（ＶＩＨ）となり、入力電圧が下降する
場合は回路しきい値が低基準電圧（Ｖｔｂ）となるので
、ＶＯＮ及びＶＯＦＦの値を独立して設定できる。
値が高基準電圧（ＶＩＨ）となり、入力電圧が下降する
場合は回路しきい値が低基準電圧（Ｖｔｂ）となるので
、ＶＯＮ及びＶＯＦＦの値を独立して設定できる。
また、回路しきい値を設定する際、ＭＯＳＦＥＴのスイ
ッチング作用を利用するので、温度、時間、不純物等プ
ロセスに関する条件による回路しきい値の変動が生じ難
い。
ッチング作用を利用するので、温度、時間、不純物等プ
ロセスに関する条件による回路しきい値の変動が生じ難
い。
なお、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ、、は、Ｍ ＯＳ Ｆ
’ Ｅ Ｔ Ｑ、。
’ Ｅ Ｔ Ｑ、。
またはＭ ＯＳ Ｆ Ｅ Ｔ Ｑ、、とのバランスを考
直するためであり、絶対必要とされる素子ではない。
直するためであり、絶対必要とされる素子ではない。
本発明によれば、ｖＯＮとＶＯＰＦの値が独立して設定
され、プロセス変動による影響を受は難いので、ＶＯＮ
とＶＯＦＰ ｔ−精度よく広範囲で設定可能なシュミ
ットトリガ回路を得ることができる。
され、プロセス変動による影響を受は難いので、ＶＯＮ
とＶＯＦＰ ｔ−精度よく広範囲で設定可能なシュミ
ットトリガ回路を得ることができる。
第１図は本発明に係るシュミットトリガ回路の実施例を
示す回路図、第２図は第１図に示したシュミットトリガ
回路の特性図、第３図は従来のシａ、ミツトトリガ回路
の一例を示す回路図である。 ｌ２・・・ミラー回路。 １３・・・選択回路。 Ｑｌｌ・・・第１のＭＯ８ＦＥ’ｒ。 Ｑｔｓ・・・第２のＭＯＳＦＥＴ。 Ｑ１４・・・第３のＭＯ８Ｆ］１３’ｌ’。 ＶＩＨ・・・高基準電圧。 ＶＩＬ・・・低基準電圧。 ＶＩＮ・・・入力電圧。 ＶＯＵＴ・・・出力電圧。 代理人 升埋士 則 近 慧 佑 同 大胡典夫 第１図 第２図
示す回路図、第２図は第１図に示したシュミットトリガ
回路の特性図、第３図は従来のシａ、ミツトトリガ回路
の一例を示す回路図である。 ｌ２・・・ミラー回路。 １３・・・選択回路。 Ｑｌｌ・・・第１のＭＯ８ＦＥ’ｒ。 Ｑｔｓ・・・第２のＭＯＳＦＥＴ。 Ｑ１４・・・第３のＭＯ８Ｆ］１３’ｌ’。 ＶＩＨ・・・高基準電圧。 ＶＩＬ・・・低基準電圧。 ＶＩＮ・・・入力電圧。 ＶＯＵＴ・・・出力電圧。 代理人 升埋士 則 近 慧 佑 同 大胡典夫 第１図 第２図
Claims (2)
- （１）第１の基準電圧源に接続したミラー回路と、この
ミラー回路の入力端子と第２の基準電圧源間に接続し入
力電圧をゲートに印加した第１のＭＯＳＦＥＴと、選択
回路を介して前記ミラー回路の基準端子と前記第２の基
準電圧源間に接続し高基準電圧をゲートに印加した第２
のＭＯＳＦＥＴと、前記選択回路を介して前記ミラー回
路の基準端子と前記第２の基準電圧源間に接続し低基準
電圧をゲートに印加した第３のＭＯＳＦＥＴとを具備し
てミラー形差動増幅回路を構成し、前記選択回路が前記
第２のＭＯＳＦＥＴと前記第３のＭＯＳＦＥＴのどちら
か一方を前記ミラー回路の入力端子の電圧に応じて前記
ミラー回路の基準端子と第２の基準電圧源間に接続する
機能を有し、前記ミラー回路の入力端子の電圧を反転さ
せて出力電圧とすることを特徴とするシュミットトリガ
回路。 - （２）前記選択回路が前記ミラー回路と前記第１のＭＯ
ＳＦＥＴ間の電圧を直接ゲートに印加したＭＯＳＦＥＴ
と、反転してゲートに印加したＭＯＳＦＥＴとを含み、
どちらか一方のみが導通状態となる特許請求の範囲第１
項記載のシュミットトリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13796385A JPS62121A (ja) | 1985-06-26 | 1985-06-26 | シユミツトトリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13796385A JPS62121A (ja) | 1985-06-26 | 1985-06-26 | シユミツトトリガ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62121A true JPS62121A (ja) | 1987-01-06 |
Family
ID=15210820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13796385A Pending JPS62121A (ja) | 1985-06-26 | 1985-06-26 | シユミツトトリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62121A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7476224B2 (en) | 2003-03-17 | 2009-01-13 | Petrakis Dennis N | Temperature responsive systems |
| US7607402B2 (en) | 2001-03-23 | 2009-10-27 | Petrakis Dennis N | Temperature responsive systems |
| US7655001B2 (en) | 2001-03-23 | 2010-02-02 | Petrakis Dennis N | Temperature responsive systems |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5457943A (en) * | 1977-10-18 | 1979-05-10 | Toshiba Corp | Schmitt trigger circuit |
| JPS58210714A (ja) * | 1982-06-02 | 1983-12-08 | Hitachi Ltd | コンパレ−タ |
-
1985
- 1985-06-26 JP JP13796385A patent/JPS62121A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5457943A (en) * | 1977-10-18 | 1979-05-10 | Toshiba Corp | Schmitt trigger circuit |
| JPS58210714A (ja) * | 1982-06-02 | 1983-12-08 | Hitachi Ltd | コンパレ−タ |
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