JPH0253311A - 十分に差動的非線形増幅器 - Google Patents
十分に差動的非線形増幅器Info
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- JPH0253311A JPH0253311A JP1168248A JP16824889A JPH0253311A JP H0253311 A JPH0253311 A JP H0253311A JP 1168248 A JP1168248 A JP 1168248A JP 16824889 A JP16824889 A JP 16824889A JP H0253311 A JPH0253311 A JP H0253311A
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- 230000008569 process Effects 0.000 claims abstract description 13
- 230000004044 response Effects 0.000 claims description 7
- 230000000630 rising effect Effects 0.000 claims 1
- 230000001105 regulatory effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
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- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G11/00—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general
- H03G11/002—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general without controlling loop
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/25—Arrangements for performing computing operations, e.g. operational amplifiers for discontinuous functions, e.g. backlash, dead zone, limiting absolute value or peak value
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
この発明は、一般に非線形増幅器に関するもので、特に
、それは大型の差動的入力信号に応答し、その差動的出
力信号を、プロセスおよび温度の変動に無関係に、一定
の電圧レベルにクリップまたはクランプするための、十
分に差動的非線形増幅器に関するものである。
、それは大型の差動的入力信号に応答し、その差動的出
力信号を、プロセスおよび温度の変動に無関係に、一定
の電圧レベルにクリップまたはクランプするための、十
分に差動的非線形増幅器に関するものである。
先行技術において、その出力が小型の信号レベルに対し
ては線形であり、大型の信号レベルに対しては既知の電
圧レベルにクリップされる、またはクランプされるタイ
プの既知の非線形増幅器がある。しかし、そのような先
行技術の増幅器の直面する困難は、クリップやクランプ
の起こる既知の電圧レベルは一定でなく、プロセスおよ
び温度状態により実質上変わるということであった。
ては線形であり、大型の信号レベルに対しては既知の電
圧レベルにクリップされる、またはクランプされるタイ
プの既知の非線形増幅器がある。しかし、そのような先
行技術の増幅器の直面する困難は、クリップやクランプ
の起こる既知の電圧レベルは一定でなく、プロセスおよ
び温度状態により実質上変わるということであった。
したがって、すべてのプロセスおよび温度状態に関し実
質上一定であるクリッピング/クランピング電圧レベル
を有する十分に差動的非線形増幅器を提供することは望
ましいであろう。
質上一定であるクリッピング/クランピング電圧レベル
を有する十分に差動的非線形増幅器を提供することは望
ましいであろう。
この発明の十分に差動的非線形増幅器は、演算増幅器の
フィードバックループに接続された4つのクランピング
トランジスタを含む。そのクランピングトランジスタは
、出力信号を一定の電圧レベルにクランプするように、
大型の入力信号に対してダイオードとして機能する。
フィードバックループに接続された4つのクランピング
トランジスタを含む。そのクランピングトランジスタは
、出力信号を一定の電圧レベルにクランプするように、
大型の入力信号に対してダイオードとして機能する。
発明の概要
・したがって、製造し組立てるのに比較的簡単で経済的
ではあるが、先行技術の増幅器の不便を克服する改善さ
れた十分に差動的非線形増幅器を提供することが、この
発明の一般的な目的である。
ではあるが、先行技術の増幅器の不便を克服する改善さ
れた十分に差動的非線形増幅器を提供することが、この
発明の一般的な目的である。
プロセスや温度の変動に無関係に、その差動的出力電圧
を一定のレベルにクランプする十分に差動的非線形増幅
器を提供することが、この発明の目的である。
を一定のレベルにクランプする十分に差動的非線形増幅
器を提供することが、この発明の目的である。
大型の差動的入力信号に対して、その差動的出力信号を
一定の電圧にクランプするための、演算増幅器のフィー
ドバックループに形成されるクランピングトランジスタ
を含む十分に差動的非線形増幅器を提供することが、こ
の発明のもう1つの目的である。
一定の電圧にクランプするための、演算増幅器のフィー
ドバックループに形成されるクランピングトランジスタ
を含む十分に差動的非線形増幅器を提供することが、こ
の発明のもう1つの目的である。
プロセスや温度の変動に無関係に、その出力電圧を一定
の電圧レベルにクランプするシングルエンデイラド非線
形増幅器を提供することが、この発明のさらにもう1つ
の目的である。
の電圧レベルにクランプするシングルエンデイラド非線
形増幅器を提供することが、この発明のさらにもう1つ
の目的である。
大型の入力信号に対して、その出力電圧を一定のレベル
にクランプするために、フィードバックループに接続さ
れた1対のクランピングトランジスタを含むシングルエ
ンデイラド非線形増幅器を提供することが、この発明の
さらにまだもう1つの目的である。
にクランプするために、フィードバックループに接続さ
れた1対のクランピングトランジスタを含むシングルエ
ンデイラド非線形増幅器を提供することが、この発明の
さらにまだもう1つの目的である。
この発明の好ましい実施例において、プロセスや温度の
変動に無関係にその差動的出力信号を一定の電圧レベル
にクランプする十分に差動的非線形増幅器は、演算増幅
器、第1の入力抵抗器、第2の入力抵抗器、第1のフィ
ードバック抵抗器、第2のフィードバック抵抗器、第1
のクランピング回路網、および第2のクランピング回路
網を含む。演算増幅器は、そこを横切る差動的出力信号
を発生するための、第1と第2の入力ノード、および第
1と第2の出力ノードを有する。第1の入力抵抗器は、
第1の入力端子と第1の入力ノードの間に接続される。
変動に無関係にその差動的出力信号を一定の電圧レベル
にクランプする十分に差動的非線形増幅器は、演算増幅
器、第1の入力抵抗器、第2の入力抵抗器、第1のフィ
ードバック抵抗器、第2のフィードバック抵抗器、第1
のクランピング回路網、および第2のクランピング回路
網を含む。演算増幅器は、そこを横切る差動的出力信号
を発生するための、第1と第2の入力ノード、および第
1と第2の出力ノードを有する。第1の入力抵抗器は、
第1の入力端子と第1の入力ノードの間に接続される。
第2の入力抵抗器は、第2の入力端子と第2の入力ノー
ドの間に接続される。
ドの間に接続される。
第1のフィードバック抵抗器は、第1の入力ノードと第
1の出力ノードの間に接続される。第2のフィードバッ
ク抵抗器は、第2の入力ノードと第2の出力ノードの間
に接続される。第1および第2の入力端子は、そこを横
切る差動的入力信号を受取るために接続される。
1の出力ノードの間に接続される。第2のフィードバッ
ク抵抗器は、第2の入力ノードと第2の出力ノードの間
に接続される。第1および第2の入力端子は、そこを横
切る差動的入力信号を受取るために接続される。
第1のクランピング回路網は、第1のP−チャネルクラ
ンピングトランジスタおよび第1のN−チャネルクラン
ピングトランジスタより形成される。第1のP−チャネ
ルクランピングトランジスタの伝導経路電極は第1の入
力ノードおよび第1の出力ノードの間に接続され、その
ゲートはPバイアス信号を受取るために接続される。第
1のN−チャネルクランピングトランジスタの伝導経路
電極は第1の入力ノードおよび第1の出力ノードの間に
接続され、そのゲートはN−バイアス信号を受取るため
に接続される。第2のクランピング回路網は、第2のP
−チャネルクランピングトランジスタおよび第2のN−
チャネルクランピングトランジスタより形成される。第
2のP−チャネルクランピングトランジスタの伝導経路
電極は、第2の入力ノードおよび第2の出力ノードの間
に接続され、そのゲートはP−バイアス信号を受取るた
めに接続される。第2のN−チャネルクランピングトラ
ンジスタの伝導経路電極は第2の入力ノードおよび第2
の出力ノードの間に接続され、そのゲートはN−バイア
ス信号を受取るために接続される。
ンピングトランジスタおよび第1のN−チャネルクラン
ピングトランジスタより形成される。第1のP−チャネ
ルクランピングトランジスタの伝導経路電極は第1の入
力ノードおよび第1の出力ノードの間に接続され、その
ゲートはPバイアス信号を受取るために接続される。第
1のN−チャネルクランピングトランジスタの伝導経路
電極は第1の入力ノードおよび第1の出力ノードの間に
接続され、そのゲートはN−バイアス信号を受取るため
に接続される。第2のクランピング回路網は、第2のP
−チャネルクランピングトランジスタおよび第2のN−
チャネルクランピングトランジスタより形成される。第
2のP−チャネルクランピングトランジスタの伝導経路
電極は、第2の入力ノードおよび第2の出力ノードの間
に接続され、そのゲートはP−バイアス信号を受取るた
めに接続される。第2のN−チャネルクランピングトラ
ンジスタの伝導経路電極は第2の入力ノードおよび第2
の出力ノードの間に接続され、そのゲートはN−バイア
ス信号を受取るために接続される。
この発明のこれらおよび他の目的および利点は、全体を
通して同じ参照番号が対応する部分を示す添付の図面と
関連して読まれると、次の詳細な説明からより十分に明
らかになるであろう。
通して同じ参照番号が対応する部分を示す添付の図面と
関連して読まれると、次の詳細な説明からより十分に明
らかになるであろう。
好ましい実施例の説明
ここで詳細に図面を参照すると、この発明の十分に差動
的非線形増幅器10の略回路図が第1図に示されている
。非線形増幅器10は、小型の差動的入力信号に対して
は2のゲインを有する差動的出力信号を与えるために線
形反転増幅器として機能し、大型の差動的入力信号に対
しては、プロセスおよび温度の変動に無関係に一定の電
圧レベルに差動的出力信号をクランプまたはクリップす
るために機能する。非線形増幅器10は、1対の入力ノ
ードAおよびB1および1対の出力ノードCおよびDを
有するダブルエンデイラド演算増幅器12に含まれる。
的非線形増幅器10の略回路図が第1図に示されている
。非線形増幅器10は、小型の差動的入力信号に対して
は2のゲインを有する差動的出力信号を与えるために線
形反転増幅器として機能し、大型の差動的入力信号に対
しては、プロセスおよび温度の変動に無関係に一定の電
圧レベルに差動的出力信号をクランプまたはクリップす
るために機能する。非線形増幅器10は、1対の入力ノ
ードAおよびB1および1対の出力ノードCおよびDを
有するダブルエンデイラド演算増幅器12に含まれる。
入力ノードAは、第1の入力抵抗器R1を介して第1の
入力端子14に結合され、入力ノードBは、第2の入力
抵抗器R2を介して第2の入力端子16に結合される。
入力端子14に結合され、入力ノードBは、第2の入力
抵抗器R2を介して第2の入力端子16に結合される。
入力端子14および16は、差動的入力信号VINを受
取るために接続される。
取るために接続される。
抵抗器R1およびR2の各々は、Rの抵抗値を有する。
出力ノードCは、第1の出力端子18に接続され、出力
ノードDは、第2の出力端子20に接続される。出力端
子18および20は、差動的出力信号VOUTを発生す
る。従来のように、出力端子18上のシングルエンデイ
ラド電圧は、入力端子14上のシングルエンデイラド入
力から反転される。同様に、出力端子20上のシングル
エンデイラド出力信号は、入力端子16上のシングルエ
ンデイラド出力信号から反転される。したがって、演算
増幅器12の一方の側だけが、シングルエンデイラド非
線形増幅器を形成するように使われ得る。
ノードDは、第2の出力端子20に接続される。出力端
子18および20は、差動的出力信号VOUTを発生す
る。従来のように、出力端子18上のシングルエンデイ
ラド電圧は、入力端子14上のシングルエンデイラド入
力から反転される。同様に、出力端子20上のシングル
エンデイラド出力信号は、入力端子16上のシングルエ
ンデイラド出力信号から反転される。したがって、演算
増幅器12の一方の側だけが、シングルエンデイラド非
線形増幅器を形成するように使われ得る。
非線形増幅器10は、第1のフィードバック抵抗器R3
、第1のクランピング回路網CNI、第2のフィードバ
ック抵抗器R4、および第2のクランピング回路網CN
2をさらに含む。第1のフィードバック抵抗器R3は、
第1の入力ノードAおよび第1の出力ノードCの間に接
続される。第1のクランピング回路網CNIは、ilの
p−チャネルクランピングトランジスタP10および第
1のN−チャネルクランピングトランジスタN10より
形成される。同様に、第2のフィードバック抵抗器R4
は、第2の入力ノードBおよび第2の出力ノードDの間
に接続される。第2のクランピング回路網CN2は、第
2のP−チャネルクランピングトランジスタP12およ
び第2のN−チャネルクランピングトランジスタN12
より形成される。トランジスタR3およびR4の各々は
、2Rの抵抗値を有する。便宜上、N−チャネルトラン
ジスタは特定の参照番号が続く文字Nにより識別され、
P−チャネルトランジスタは特定の参照番号が続く文字
Pにより識別される。
、第1のクランピング回路網CNI、第2のフィードバ
ック抵抗器R4、および第2のクランピング回路網CN
2をさらに含む。第1のフィードバック抵抗器R3は、
第1の入力ノードAおよび第1の出力ノードCの間に接
続される。第1のクランピング回路網CNIは、ilの
p−チャネルクランピングトランジスタP10および第
1のN−チャネルクランピングトランジスタN10より
形成される。同様に、第2のフィードバック抵抗器R4
は、第2の入力ノードBおよび第2の出力ノードDの間
に接続される。第2のクランピング回路網CN2は、第
2のP−チャネルクランピングトランジスタP12およ
び第2のN−チャネルクランピングトランジスタN12
より形成される。トランジスタR3およびR4の各々は
、2Rの抵抗値を有する。便宜上、N−チャネルトラン
ジスタは特定の参照番号が続く文字Nにより識別され、
P−チャネルトランジスタは特定の参照番号が続く文字
Pにより識別される。
クランピングトランジスタP10およびN10のソース
およびドレイン電極により規定される伝導経路は、また
、第1のフィードバック抵抗器R3に並列に、第1の入
力ノードAおよび第1の出力ノードCの間に接続される
。クランピングトランジスタP12およびN12のソー
スおよびドレイン電極により規定される伝導経路は、ま
た、第2のフィードバック抵抗器R4に並列に、第2の
入力ノードBおよび第2の出力ノードDの間に接続され
る。第1のP−チャネルクランピングトランジスタP1
0および第2のP−チャネルクランピングトランジスタ
P12のゲートは、P−チャネルバイアス信号P−B
IASを受取るために接続される。第1のN−チャネル
クランピングトランジスタN 1.0および第2のN−
チャネルクランピングトランジスタN 1.2のゲート
は、N−チャネルバイアス信号N−B I ASを受取
るために接続される。一般の実現化例では、クランピン
グトランジスタP10およびPI3のバルクは、基板お
よび典型的に+5.0ボルトである電IfA電圧または
電位VCCに接続され、クランピングトランジスタN1
0およびN〕、2のバルクは、接地電位vSSに接続さ
れる。
およびドレイン電極により規定される伝導経路は、また
、第1のフィードバック抵抗器R3に並列に、第1の入
力ノードAおよび第1の出力ノードCの間に接続される
。クランピングトランジスタP12およびN12のソー
スおよびドレイン電極により規定される伝導経路は、ま
た、第2のフィードバック抵抗器R4に並列に、第2の
入力ノードBおよび第2の出力ノードDの間に接続され
る。第1のP−チャネルクランピングトランジスタP1
0および第2のP−チャネルクランピングトランジスタ
P12のゲートは、P−チャネルバイアス信号P−B
IASを受取るために接続される。第1のN−チャネル
クランピングトランジスタN 1.0および第2のN−
チャネルクランピングトランジスタN 1.2のゲート
は、N−チャネルバイアス信号N−B I ASを受取
るために接続される。一般の実現化例では、クランピン
グトランジスタP10およびPI3のバルクは、基板お
よび典型的に+5.0ボルトである電IfA電圧または
電位VCCに接続され、クランピングトランジスタN1
0およびN〕、2のバルクは、接地電位vSSに接続さ
れる。
第2図において非線形増幅器10の第1のクランピング
回路網CNIおよび第2のクランピング回路網CN2に
より使用されるP−チャネルバイアス信号P−B IA
SおよびN−チャネルバイアス信号N−BIASを発生
するためのクランプバイアシング回路22の略回路図が
示されている。
回路網CNIおよび第2のクランピング回路網CN2に
より使用されるP−チャネルバイアス信号P−B IA
SおよびN−チャネルバイアス信号N−BIASを発生
するためのクランプバイアシング回路22の略回路図が
示されている。
バイアシング回路22は、P−バイアス回路セクション
24およびN−チャネルバイアス回路セクション26に
より形成される。P−チャネルバイアス回路セクション
24は、基準電流源IBiAS、N−チャネルトランジ
スタN1−N4より形成されるN−チャネル電流ミラー
配置、およびgm−接続されたP−チャネルMOSトラ
ンジスタP1を含む。
24およびN−チャネルバイアス回路セクション26に
より形成される。P−チャネルバイアス回路セクション
24は、基準電流源IBiAS、N−チャネルトランジ
スタN1−N4より形成されるN−チャネル電流ミラー
配置、およびgm−接続されたP−チャネルMOSトラ
ンジスタP1を含む。
トランジスタN2のゲートおよびドレイン電極は、−緒
に接続され、トランジスタN1のソースに接続される。
に接続され、トランジスタN1のソースに接続される。
トランジスタN2のソースは接地電位VSSに接続され
る。トランジスタN1のゲートおよびドレイン電極は、
−緒に接続され、電流源IBIASの一方の端部に接続
される。電流源の他方の端部は、電源電位vCCに接続
される。
る。トランジスタN1のゲートおよびドレイン電極は、
−緒に接続され、電流源IBIASの一方の端部に接続
される。電流源の他方の端部は、電源電位vCCに接続
される。
トランジスタN3のドレインはトランジスタN4のソー
スに接続され、ゲートはトランジスタN2のゲートに接
続され、ソースは接地電(Hvssに接続される。トラ
ンジスタN4のドレインはトランジスタP1のドレイン
に接続され、そのゲートはトランジスタN1のゲートに
接続される。トランジスタP1のソースは基準電圧P−
REFERENCEに接続される。トランジスタP1の
ゲートおよびドレイン電極は、−緒に接続され、P−チ
ャネルクランピングトランジスタP10およびPI3の
ゲートに向かうP−チャネルバイアス信号をノードEに
発生する。このように、信号P−BIASは、基準電圧
P−REFERENCE未満の1つのしきい値降下VT
Hであるように設計される。
スに接続され、ゲートはトランジスタN2のゲートに接
続され、ソースは接地電(Hvssに接続される。トラ
ンジスタN4のドレインはトランジスタP1のドレイン
に接続され、そのゲートはトランジスタN1のゲートに
接続される。トランジスタP1のソースは基準電圧P−
REFERENCEに接続される。トランジスタP1の
ゲートおよびドレイン電極は、−緒に接続され、P−チ
ャネルクランピングトランジスタP10およびPI3の
ゲートに向かうP−チャネルバイアス信号をノードEに
発生する。このように、信号P−BIASは、基準電圧
P−REFERENCE未満の1つのしきい値降下VT
Hであるように設計される。
N−B IAS回路セクション26は、N−チャネルト
ランジスタN1、N2、N5およびN6より形成される
N−チャネル電流ミラー配置、P−チャネルトランジス
タP2−P5より形成されるP−チャネル電流ミラー配
置、およびgm−接続されたN−チャネルMOSトラン
ジスタN7を含む。トランジスタN5のドレインは、ト
ランジスタN6のソースに接続され、そのゲートはトラ
ンジスタN2のゲートに接続され、ソースは接地電位V
SSに接続される。トランジスタN6のゲートはトラン
ジスタN1のゲートに接続され、そのドレインはトラン
ジスタP2のドレインに接続される。トランジスタP2
のソースはトランジスタP3のドレインに接続され、そ
のゲートおよびドレイン電極は一緒に接続される。トラ
ンジスタP3のソースは電源電位VCCに接続され、ゲ
ートおよびドレイン電極は一緒に接続される。トランジ
スタP4のソースはまた電源電位VCCに接続され、そ
のゲートはトランジスタP3のゲートに接続され、その
ドレインはトランジスタP5のソースに接続される。ト
ランジスタP5のゲートはトランジスタP2のゲートに
接続され、そのドレインはトランジスタN7のドレイン
に接続される。
ランジスタN1、N2、N5およびN6より形成される
N−チャネル電流ミラー配置、P−チャネルトランジス
タP2−P5より形成されるP−チャネル電流ミラー配
置、およびgm−接続されたN−チャネルMOSトラン
ジスタN7を含む。トランジスタN5のドレインは、ト
ランジスタN6のソースに接続され、そのゲートはトラ
ンジスタN2のゲートに接続され、ソースは接地電位V
SSに接続される。トランジスタN6のゲートはトラン
ジスタN1のゲートに接続され、そのドレインはトラン
ジスタP2のドレインに接続される。トランジスタP2
のソースはトランジスタP3のドレインに接続され、そ
のゲートおよびドレイン電極は一緒に接続される。トラ
ンジスタP3のソースは電源電位VCCに接続され、ゲ
ートおよびドレイン電極は一緒に接続される。トランジ
スタP4のソースはまた電源電位VCCに接続され、そ
のゲートはトランジスタP3のゲートに接続され、その
ドレインはトランジスタP5のソースに接続される。ト
ランジスタP5のゲートはトランジスタP2のゲートに
接続され、そのドレインはトランジスタN7のドレイン
に接続される。
トランジスタN7のゲートとドレイン電極は一緒に接続
され、N−チャネルクランピングトランジスタN10お
よびN12に向かうN−チャネルバイアス信号をノード
Fで発生する。トランジスタN7のソースは基準電圧N
−REFERENCEに接続される。このように、信号
N−BIASは、基準電圧N−REFERENCEを越
える1つのしきい値電圧降下VT14であるように設シ
1゛される。
され、N−チャネルクランピングトランジスタN10お
よびN12に向かうN−チャネルバイアス信号をノード
Fで発生する。トランジスタN7のソースは基準電圧N
−REFERENCEに接続される。このように、信号
N−BIASは、基準電圧N−REFERENCEを越
える1つのしきい値電圧降下VT14であるように設シ
1゛される。
N−チャネルトランジスタN1ないしN6の各々のソー
スはそのバルクに接続されているということは注口され
る。さらに、gm−接続されたN−チャネルトランジス
タN7のバルクは接地電位■SSに接続される。P−チ
ャネルトランジスタP2ないしP5の各々のバルクは、
電源電位VCCに接続される。gm−接続されたP−チ
ャネルトランジスタP1のバルクはまた電源電位vCC
に接続される。図解された実施例において、基■電圧P
−REFERENCEは定数3.4ボルトであるように
選択され、基準電圧N−REFERENCEは、定数1
.4ボルトであるように選択される。トランジスタP1
のバルクは電源電位VCCに結合されるので、ノードE
に現われるP−チャネルバイアス信号は、基準電圧P−
REFERENCEのおよそ1.0ボルト下、または2
゜4ボルトである。トランジスタN7の基板は、接地電
位■SSに結合されるので、ノードFに現われるN−チ
ャネルバイアス信号は、基準電圧N−REFERENC
Eのおよそ1,0ボルト上、または2.4ボルトである
。
スはそのバルクに接続されているということは注口され
る。さらに、gm−接続されたN−チャネルトランジス
タN7のバルクは接地電位■SSに接続される。P−チ
ャネルトランジスタP2ないしP5の各々のバルクは、
電源電位VCCに接続される。gm−接続されたP−チ
ャネルトランジスタP1のバルクはまた電源電位vCC
に接続される。図解された実施例において、基■電圧P
−REFERENCEは定数3.4ボルトであるように
選択され、基準電圧N−REFERENCEは、定数1
.4ボルトであるように選択される。トランジスタP1
のバルクは電源電位VCCに結合されるので、ノードE
に現われるP−チャネルバイアス信号は、基準電圧P−
REFERENCEのおよそ1.0ボルト下、または2
゜4ボルトである。トランジスタN7の基板は、接地電
位■SSに結合されるので、ノードFに現われるN−チ
ャネルバイアス信号は、基準電圧N−REFERENC
Eのおよそ1,0ボルト上、または2.4ボルトである
。
第3図を参照すると、第1図の非線形増幅器10の各シ
ングルエンデイラド側の直流特性が示されている。増幅
器10の動作がここで第3図に関連して説明される。最
初に、零のポートを規定するノードASBの各入力ノー
ドが、2.4ボルトの定数電圧であると仮定する。さら
に、差動的出力電圧VOUTが0ボルトのとき、出力ノ
ードCおよびDの各々は2.4ボルトのアナログ基準電
圧になる。このように、クランピングトランジスタP1
0.P12、N10およびN12のすべてを横切るソー
スおよびドレインの電圧は、同じ電位になる。信号N−
BIASはおよそ2.4ボルトになるので、N−チャネ
ルクランピングトランジスタN10およびN12に向か
うゲートからソースの電圧はしきい値電圧未満になり、
それによりそれらを非伝導性にする。同様に、信号P−
BJASもまたおよそ2.4ボルトになるので、P−チ
ャネルクランピングトランジスタPLOおよびPI3に
向かうゲートからソースの電圧は、しきい値電圧を越え
、それによりそれらを同様に非伝導性にする。
ングルエンデイラド側の直流特性が示されている。増幅
器10の動作がここで第3図に関連して説明される。最
初に、零のポートを規定するノードASBの各入力ノー
ドが、2.4ボルトの定数電圧であると仮定する。さら
に、差動的出力電圧VOUTが0ボルトのとき、出力ノ
ードCおよびDの各々は2.4ボルトのアナログ基準電
圧になる。このように、クランピングトランジスタP1
0.P12、N10およびN12のすべてを横切るソー
スおよびドレインの電圧は、同じ電位になる。信号N−
BIASはおよそ2.4ボルトになるので、N−チャネ
ルクランピングトランジスタN10およびN12に向か
うゲートからソースの電圧はしきい値電圧未満になり、
それによりそれらを非伝導性にする。同様に、信号P−
BJASもまたおよそ2.4ボルトになるので、P−チ
ャネルクランピングトランジスタPLOおよびPI3に
向かうゲートからソースの電圧は、しきい値電圧を越え
、それによりそれらを同様に非伝導性にする。
第3図の曲線30に図解されるように、正のランピング
入力電圧VINを入力端子14に与えることにより、出
力端子18上の出力電圧Vo、□は曲線32に従う。出
力信号VOUTは、2.4ボルト未満に下がるので、増
幅器1oの出力ノードCに接続されたトランジスタN1
0の電極は、そのソースを規定し、入力ノードAに接続
されたトランジスタP10の電極はそのソースを規定す
る。出力信号VOUTが基準電圧N−REFERENC
Eまたは1,4ボルト未満に下がると、トランジスタN
1はオンにされ、アナログ基準2゜4ボルトの1ボルト
下に出力ノードCをクランプするようにダイオードとし
て機能する。さらに、トランジスタP10は、この間、
非伝導性に維持される、なぜならそのゲートからソース
の電圧は、そのしきい値電圧より常に高くなるからであ
る。
入力電圧VINを入力端子14に与えることにより、出
力端子18上の出力電圧Vo、□は曲線32に従う。出
力信号VOUTは、2.4ボルト未満に下がるので、増
幅器1oの出力ノードCに接続されたトランジスタN1
0の電極は、そのソースを規定し、入力ノードAに接続
されたトランジスタP10の電極はそのソースを規定す
る。出力信号VOUTが基準電圧N−REFERENC
Eまたは1,4ボルト未満に下がると、トランジスタN
1はオンにされ、アナログ基準2゜4ボルトの1ボルト
下に出力ノードCをクランプするようにダイオードとし
て機能する。さらに、トランジスタP10は、この間、
非伝導性に維持される、なぜならそのゲートからソース
の電圧は、そのしきい値電圧より常に高くなるからであ
る。
第3図の曲線34に図解されるように、負のランピング
入力信号VINを入力端子16に与えることにより、出
力端子20上の出力信号vou Tは、曲線36に従う
。出力信号VOLITは、2゜4ボルトを越えて上がる
ので、増幅器10の出力ノードDに接続されたトランジ
スタP12の電極は、そのソースを規定し、入力ノード
Bに接続されたトランジスタN12の電極は、そのソー
スを規定する。出力信号VOUTが基準電圧P−REF
ERENCEまたは3.4ボルトを越えて上がると、ト
ランジスタP12はオンにされ、アナログ基準電圧2.
4ボルトの1ボルト上に出力ノードDをクランプするよ
うにダイオードとして機能する。さらに、トランジスタ
N12は、この間、非伝導性に維持される、なぜならそ
のゲートからソースの電圧は、そのしきい値電圧より常
に低くなるからである。
入力信号VINを入力端子16に与えることにより、出
力端子20上の出力信号vou Tは、曲線36に従う
。出力信号VOLITは、2゜4ボルトを越えて上がる
ので、増幅器10の出力ノードDに接続されたトランジ
スタP12の電極は、そのソースを規定し、入力ノード
Bに接続されたトランジスタN12の電極は、そのソー
スを規定する。出力信号VOUTが基準電圧P−REF
ERENCEまたは3.4ボルトを越えて上がると、ト
ランジスタP12はオンにされ、アナログ基準電圧2.
4ボルトの1ボルト上に出力ノードDをクランプするよ
うにダイオードとして機能する。さらに、トランジスタ
N12は、この間、非伝導性に維持される、なぜならそ
のゲートからソースの電圧は、そのしきい値電圧より常
に低くなるからである。
N−チャネルクランピングトランジスタN10およびN
12、ならびにP−チャネルクランピングトランジスタ
P10およびPI3は、負と正のランピング入力信号(
曲線34および30)が入力端子14および16に与え
られるとき、同様の方法で動作することは明らかである
。したがってクランピングトランジスタNl01N12
、PloおよびPI3の逆の動作は詳細に記述されない
。
12、ならびにP−チャネルクランピングトランジスタ
P10およびPI3は、負と正のランピング入力信号(
曲線34および30)が入力端子14および16に与え
られるとき、同様の方法で動作することは明らかである
。したがってクランピングトランジスタNl01N12
、PloおよびPI3の逆の動作は詳細に記述されない
。
この増幅S10のクランピング点は、基準電圧P−RE
FERENCEおよびN−REFERENCEのレベル
を調整することにより、たやすく変化され得る。さらに
、その増幅器のクランピング点は、プロセスおよび温度
状態の変動に無関係に、同じ電圧レベルに実質上、一定
のままになる。
FERENCEおよびN−REFERENCEのレベル
を調整することにより、たやすく変化され得る。さらに
、その増幅器のクランピング点は、プロセスおよび温度
状態の変動に無関係に、同じ電圧レベルに実質上、一定
のままになる。
これは、プロセスおよび温度がクランピングトランジス
タN10、P101N12およびPI3のしきい値電圧
を変化させると、バイアス信号P−BIASおよびN−
B夏ASのレベルは、比例して変化させられるからであ
る。これは、クランプバイアシング回路22のトランジ
スタP1をクランピングトランジスタP10およびPI
3に幾何学的に整合することにより達せられる。同様に
、クランプバイアシング回路22のトランジスタN7は
、N−チャネルクランピングトランジスタN10および
N12と幾何学的に整合される。
タN10、P101N12およびPI3のしきい値電圧
を変化させると、バイアス信号P−BIASおよびN−
B夏ASのレベルは、比例して変化させられるからであ
る。これは、クランプバイアシング回路22のトランジ
スタP1をクランピングトランジスタP10およびPI
3に幾何学的に整合することにより達せられる。同様に
、クランプバイアシング回路22のトランジスタN7は
、N−チャネルクランピングトランジスタN10および
N12と幾何学的に整合される。
たとえば、特にN−チャネルクランピングトランジスタ
N10に関して、N−チャネルバイアス信号N−BIA
Sは、基準電圧N−REFERENCEを越える1つの
しきい値降下vTllにされることが想起される。プロ
セスまたは温度がクランピングトランジスタN10のし
きい値降下VT8を変えるので、gm−接続されたトラ
ンジスタN7におけるしきい値降下VTHは比例して変
わり、したがって増幅器のクランプ電圧は、実質上同じ
レベルのままになる。たとえば、もしクランピングトラ
ンジスタN10のしきい値電圧が100mVだけ上げら
れると、N−チャネルバイアス信号N−BIASも10
0mVだけ上げられる。
N10に関して、N−チャネルバイアス信号N−BIA
Sは、基準電圧N−REFERENCEを越える1つの
しきい値降下vTllにされることが想起される。プロ
セスまたは温度がクランピングトランジスタN10のし
きい値降下VT8を変えるので、gm−接続されたトラ
ンジスタN7におけるしきい値降下VTHは比例して変
わり、したがって増幅器のクランプ電圧は、実質上同じ
レベルのままになる。たとえば、もしクランピングトラ
ンジスタN10のしきい値電圧が100mVだけ上げら
れると、N−チャネルバイアス信号N−BIASも10
0mVだけ上げられる。
第4図において、小型の差動的入力信号VIN(曲線4
0)に応答する非線形増幅器10の差動的出力電圧VO
UT (曲線38)の波形が描写されている。この状態
において、増幅器は2のゲインを持つ線形領域において
動作される。第5図において、大型の差動的入力信号V
IN(曲線44)に応答する増幅器10の差動的出力信
号VOUT(曲線42)の波形が図解される。この状態
において、増幅器10は非線形領域において動作され、
差動的出力電圧は、2.0ボルトに制限される。
0)に応答する非線形増幅器10の差動的出力電圧VO
UT (曲線38)の波形が描写されている。この状態
において、増幅器は2のゲインを持つ線形領域において
動作される。第5図において、大型の差動的入力信号V
IN(曲線44)に応答する増幅器10の差動的出力信
号VOUT(曲線42)の波形が図解される。この状態
において、増幅器10は非線形領域において動作され、
差動的出力電圧は、2.0ボルトに制限される。
前述の詳細な記述から、この発明は、大型の差動的入力
信号に応答して、プロセスや温度の変動に無関係にその
出力信号を一定の電圧レベルにクランプするための、改
良された十分に差動的非線形増幅器を提供するというこ
とが、したがって理解し得る。この発明の非線形増幅器
は、ダブルエンデイラド演算増幅器、第1の入力抵抗器
、第2の入力抵抗器、第1のフィードバック抵抗器、第
2のフィードバック抵抗器、第1のクランピング回路網
および第2のクランピング回路網により形成される。第
1および第2のクランピング回路網の各々は、P−チャ
ネルトランジスタおよびN−チャネルトランジスタによ
り形成される。現在において、この発明の好ましい実施
例と考えられるものが図解され、記述されたが、種々の
変更と修正がなされ、この発明の真の範囲より逸脱する
ことなく均等物がエレメントに置換されるということは
当業者により理解されるであろう。さらに発明の中心の
範囲から逸脱することなく、特定の状況または材料をこ
の発明の教示に適合させるために多くの修正がなされる
であろう。したがって、この発明は、この発明を実施す
るのに考えられる最良のモードとして開示された特定の
実施例に限られるのではなく、この発明は前掲の特許請
求の範囲に含まれるすべての実施例を含むということが
意図されている。
信号に応答して、プロセスや温度の変動に無関係にその
出力信号を一定の電圧レベルにクランプするための、改
良された十分に差動的非線形増幅器を提供するというこ
とが、したがって理解し得る。この発明の非線形増幅器
は、ダブルエンデイラド演算増幅器、第1の入力抵抗器
、第2の入力抵抗器、第1のフィードバック抵抗器、第
2のフィードバック抵抗器、第1のクランピング回路網
および第2のクランピング回路網により形成される。第
1および第2のクランピング回路網の各々は、P−チャ
ネルトランジスタおよびN−チャネルトランジスタによ
り形成される。現在において、この発明の好ましい実施
例と考えられるものが図解され、記述されたが、種々の
変更と修正がなされ、この発明の真の範囲より逸脱する
ことなく均等物がエレメントに置換されるということは
当業者により理解されるであろう。さらに発明の中心の
範囲から逸脱することなく、特定の状況または材料をこ
の発明の教示に適合させるために多くの修正がなされる
であろう。したがって、この発明は、この発明を実施す
るのに考えられる最良のモードとして開示された特定の
実施例に限られるのではなく、この発明は前掲の特許請
求の範囲に含まれるすべての実施例を含むということが
意図されている。
第1図はこの発明の十分に差動的非線形増幅器の略回路
図である。 第2図は、第1図の増幅器とともに用いるクランプバイ
アシング回路の略回路図である。 第3図は、第1図の増幅器の各シングルエンデイラド側
の直流特性を図解する。 第4図は、小型の差動的入力信号に応答する差動的出力
信号を図解する波形である。 第5図は、大型の差動的入力信号に応答する差動的用ツ
ノ信号を図解する波形である。 図において、10は十分に差動的非線形増幅器であり、
12はダブルエンデイラド演算増幅器である。 特許出願人 アドバンスト・マイクロ・ディバイシズ瞭
インコーポレーテッド
図である。 第2図は、第1図の増幅器とともに用いるクランプバイ
アシング回路の略回路図である。 第3図は、第1図の増幅器の各シングルエンデイラド側
の直流特性を図解する。 第4図は、小型の差動的入力信号に応答する差動的出力
信号を図解する波形である。 第5図は、大型の差動的入力信号に応答する差動的用ツ
ノ信号を図解する波形である。 図において、10は十分に差動的非線形増幅器であり、
12はダブルエンデイラド演算増幅器である。 特許出願人 アドバンスト・マイクロ・ディバイシズ瞭
インコーポレーテッド
Claims (16)
- (1)プロセスや温度の変動に無関係にその差動的出力
信号を一定の電圧レベルにクランプする十分に差動的非
線形増幅器であって、 第1および第2の入力ノード、ならびに第1および第2
の出力ノードを有し、そこを横切る差動的出力信号を発
生するための演算増幅器手段(12)と、 入力端子および前記第1の入力ノードの間に接続された
第1の入力抵抗器(R1)と、 第2の入力端子および前記第2の入力ノードの間に接続
された第2の入力抵抗器(R2)とを含み、 前記第1および第2の入力端子がそこを横切る差動的入
力信号を受取るために接続され、さらに、第1の入力ノ
ードおよび第1の出力ノードの間に接続された第1のフ
ィードバック抵抗器(R3)と、 第2の入力ノードおよび第2の出力ノードの間に接続さ
れた第2のフィードバック抵抗器(R4)と、 第1のP−チャネルクランピングトランジスタ(P10
)および第1のN−チャネルクランピングトランジスタ
(N10)から形成される第1のクランピング回路網(
CN1)とを含み、 前記第1のP−チャネルクランピングトランジスタ(P
10)の伝導経路電極は第1の入力ノードおよび第1の
出力ノードの間に接続され、かつそのゲートはP−バイ
アス信号を受取るために接続され、 前記第1のN−チャネルクランピングトランジスタ(N
10)の伝導経路電極は第1の入力ノードおよび第1の
出力ノードの間に接続され、かつそのゲートはN−バイ
アス信号を受取るために接続され、 さらに第2のP−チャネルクランピングトランジスタ(
P12)および第2のN−チャネルクランピングトラン
ジスタ(N12)より形成される第2のクランピング回
路網(CN2)とを含み、前記第2のP−チャネルクラ
ンピングトランジスタ(P12)の伝導経路電極は第2
の入力ノードおよび第2の出力ノードの間に接続され、
かつそのゲートはP−バイアス信号を受取るため接続さ
れ、 前記第2のN−チャネルクランピングトランジスタ(N
12)の伝導経路電極は第2の入力ノードおよび第2の
出力ノードの間に接続され、かつそのゲートはN−バイ
アス信号を受取るため接続された増幅器。 - (2)第1の基準電圧(P−REFERENCE)に応
答し、P−バイアス信号を発生するため、かつ第2の基
準電圧(N−REFERENCE)に応答し、N−バイ
アス信号を発生するためのクランプバイアシング回路手
段(22)をさらに含み、前記P−バイアス信号は前記
第1の基準電圧未満の1つのしきい値降下であり、前記
N−バイアス信号は前記第2の基準電圧を越える1つの
しきい値降下である、請求項1に記載の非線形増幅器。 - (3)前記クランプバイアシング回路(22)が基準電
流源(IBIAS)、第1の電流ミラー配置(N1−N
4)およびgm−接続されたP−チャネルトランジスタ
(P1)より形成されるP−バイアス回路セクション(
24)ならびに第2の電流ミラー配置(N1、N2、N
5、N6)、第3の電流ミラー配置(P2−P5)およ
びgm−接続されたN−チャネルトランジスタ(N7)
により形成されるN−バイアス回路セクション(26)
を含む、請求項2に記載の非線形増幅器。 - (4)前記gm−接続されたP−チャネルトランジスタ
(P1)が前記第1および第2のP−チャネルクランピ
ングトランジスタ(P10−P12)に幾何学的に整合
される、請求項3に記載の非線形増幅器。 - (5)前記gm−接続されたN−チャネルトランジスタ
(N7)が前記第1および第2のN−チャネルクランピ
ングトランジスタ(N10、N12)に幾何学的に整合
される、請求項4に記載の非線形増幅器。 - (6)第1の出力ノード上の第1の出力電圧が前記第1
の基準電圧(P−REFERENCE)を越えて上がる
ときのみ前記第1のP−チャネルクランピングトランジ
スタ(P10)がオンにされる、請求項2に記載の非線
形増幅器。 - (7)第1の出力ノード上の第1の出力電圧が前記第2
の基準電圧(N−REFERENCE)未満に下がると
きのみ前記第1のN−チャネルクランピングトランジス
タ(N10)がオンにされる、請求項6に記載の非線形
増幅器。 - (8)第2の出力ノード上の第2の出力電圧が前記第1
の基準電圧(P−REFERENCE)を越えて上がる
ときのみ前記第2のP−チャネルクランピングトランジ
スタ(P12)がオンにされる、請求項7に記載の非線
形増幅器。 - (9)第2の出力ノード上の第2の出力電圧が前記第2
の基準電圧(N−REFERENCE)未満に下がると
きのみ前記第2のN−チャネルクランピングトランジス
タ(N12)がオンにされる、請求項8に記載の非線形
増幅器。 - (10)プロセスおよび温度の変動に無関係に、その出
力信号を一定の電圧レベルにクランプするシングルエン
ディッド非線形増幅器であって、入力ノードおよび出力
ノードを有し、出力信号を発生するための演算増幅器手
段(12)と、入力端子および入力ノードの間に接続さ
れた入力抵抗器(R1)とを含み、 前記入力端子は入力信号を受取るために接続され、 さらに入力ノードおよび出力ノードの間に接続されたフ
ィードバック抵抗器(R3)と、P−チャネルクランピ
ングトランジスタ(P10)およびN−チャネルクラン
ピングトランジスタ(N10)により形成されるクラン
ピング回路網(CN1)とを含み、 前記P−チャネルクランピングトランジスタ(P10)
の伝導経路電極は入力ノードおよび出力ノードの間に接
続され、そのゲートはP−バイアス信号に接続され、 前記N−チャネルクランピングトランジスタ(N10)
の伝導経路電極は入力ノードおよび出力ノードの間に接
続され、そのゲートはN−バイアス信号を受取るために
接続された増幅器。 - (11)第1の基準電圧(P−REFERENCE)に
応答し、P−バイアス信号を発生し、第2の基準電圧(
N−REFERENCE)に応答し、N−バイアス信号
を発生するためのクランプバイアシング回路手段(22
)をさらに含み、前記P−バイアス信号は前記第1の基
準電圧未満の1つのしきい値降下であり、前記N−バイ
アス信号は前記第2の基準電圧を越える1つのしきい値
降下である、請求項10に記載の非線形増幅器。 - (12)前記クランプバイアシング回路(22)が、基
準電流ソース(IBIAS)、第1の電流ミラー配置(
N1−N4)、およびgm−接続されたP−チャネルト
ランジスタ(P1)より形成されるP−バイアス回路セ
クション(24)ならびに第2の電流ミラー配置(N1
、N2、N5、N6)、第3の電流ミラー配置(P2−
P5)、およびgm−接続されたN−チャネルトランジ
スタ(N7)より形成されるN−バイアス回路セクショ
ン(26)を含む、請求項11に記載の非線形増幅器。 - (13)前記gm−接続されたP−チャネルトランジス
タ(P1)が前記P−チャネルクランピングトランジス
タ(P10)に幾何学的に整合される、請求項12に記
載の非線形増幅器。 - (14)前記gm−接続されたN−チャネルトランジス
タ(N7)が前記N−チャネルクランピングトランジス
タ(N10)に幾何学的に整合される、請求項13に記
載の非線形増幅器。 - (15)出力ノード上の出力信号が前記第1の基準電圧
(P−REFERENCE)を越えて上がるときのみ前
記第1のP−チャネルクランピングトランジスタ(P1
0)がオンにされる、請求項11に記載の非線形増幅器
。 - (16)出力ノード上の出力信号が前記第2の基準電圧
(N−REFERENCE)未満に下がるときのみ前記
第1のN−チャネルクランピングトランジスタ(N10
)がオンにされる、請求項15に記載の非線形増幅器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/213,546 US4849708A (en) | 1988-06-30 | 1988-06-30 | Fully differential non-linear amplifier |
US213,546 | 1988-06-30 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0253311A true JPH0253311A (ja) | 1990-02-22 |
Family
ID=22795518
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1168248A Pending JPH0253311A (ja) | 1988-06-30 | 1989-06-29 | 十分に差動的非線形増幅器 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4849708A (ja) |
EP (2) | EP0352906B1 (ja) |
JP (1) | JPH0253311A (ja) |
AT (2) | ATE104485T1 (ja) |
DE (2) | DE68914535T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005236616A (ja) * | 2004-02-19 | 2005-09-02 | Nec Kansai Ltd | 光電流・電圧変換回路 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5280200A (en) * | 1989-04-10 | 1994-01-18 | Tarng Min M | Pipelined buffer for analog signal and power supply |
JPH04239809A (ja) * | 1991-01-23 | 1992-08-27 | Rohm Co Ltd | 振幅制限回路 |
US5384530A (en) * | 1992-08-06 | 1995-01-24 | Massachusetts Institute Of Technology | Bootstrap voltage reference circuit utilizing an N-type negative resistance device |
US5283484A (en) * | 1992-10-13 | 1994-02-01 | Motorola, Inc. | Voltage limiter and single-ended to differential converter using same |
US5757299A (en) * | 1994-09-30 | 1998-05-26 | Yamaha Corporation | Analog-Digital converter using delta sigma modulation digital filtering, and gain-scaling |
US6028466A (en) * | 1998-02-05 | 2000-02-22 | Lucent Technologies Inc. | Integrated circuit including high transconductance voltage clamp |
US6084467A (en) * | 1998-10-30 | 2000-07-04 | Texas Instruments Incorporated | Analog amplifier clipping circuit |
US6903594B2 (en) * | 2002-08-13 | 2005-06-07 | Idaho Research Foundation, Inc. | Capacitor-free leaky integrator |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
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