JPS596615A - シユミツトトリガ−回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、シュミットトリガ−回路に関する。

交流的に変化する電圧信号が、所定の電圧レベルまで上
昇または下降した時、これを検出してトリガー信号を得
るために、いわゆるシュミットトリガ−回路が多用され
ている。

従来のシュミットトリガ−回路には、第１図に示す如き
ＭＯＳ）う／ジスタで構成されたものがある。すなわち
、ＭＯＳ）ランジスタＭ、、Ｍ！　。

Ｍ、はＰチャネルにて構成され、ＭＯＳ）ランジスタＭ
４　、ＭＳ　、Ｍ、はＮチャネルにて構成されている。

なお、Ｎ、はインバータであり１図面中ＭＯ８）ランジ
スタＭ１について付された記号Ｓはソース、Ｇはゲート
、Ｄはドレインを示している。

入力端子Ｔ、に供給される入力信号ｖｉｏが、所定電圧
レベル以ドの電圧レベル（Ｌレベル）の時。

ＭＯＳトランジスタＭ、、Ｍ３はオン状態に動作するっ
また。ＭＯ８トランジスタＭ４　、Ｍ、がオフ状態に動
作する。従って、Ａ点の電圧レベルは上昇（Ｈレベル）
するので、インバータＮｘ’）出力はＬレベルになり、
出力端子Ｔ！からＬレベルの出力信号■。ＵＴが得られ
る。また、この結果Ｍ。

はオン、Ｍ６がオフとなる。

一方、入力信号■ｉｏがＨレベルになると、　ＭＯＳト
ランジスタＭ、、Ｍ、がオフ状態になりｌＭＯＳトラン
ジスタＭ４　、Ｍ、がオン状態になる。

従って、Ａ点の電圧レベルはＬレベルになり、インバー
タＮ１からＨレベルの出力信号Ｖ。ＵＴが得られる。ま
た、この結果Ｍ２はオフ、Ｍ、がオ／となる。

このように、入力信号■ｉｏの電圧レベルを検出して、
Ｈレベル又はＬレベルの出力信号Ｖ　　がＵＴ 得られるのであるが、杢顯発明者の検討によれば以下の
如き問題点を有していることが判明した。

上述の回路においては、ＭＯＳ）ランジスタＭ、、Ｍ、
の動作により、ＭＯＳ）ランジスタＭＩ。

Ｍ、の実効的Ｌ／Ｗ（ただしＬはＭＯＳ）う／ジスタの
チャネル長、Ｗはチャネル幅である）な変化させている
。そして、上記変化により、ＭＯＳトランジスタＭ８．
Ｍ、のしきい値電圧ｖＴＨを変え、シュミットトリガ−
を得るようにしているうしかし、この回路構成では、Ｍ
ＯＳ）ランジスタＭ、、Ｍ６のＬ／Ｗの設定値に限界が
あるため。

ヒステリシス特性を自由に設計できない。

依って１本発明の目的とするところは、ヒステリシス特
性を所望の値に設定し得るシュミットトリガ−回路を提
供することにある。

以下、第２図及び第３図を参照して不発明の一実施例を
述べる。なお、第２図（４）に示すシュミットトリガ−
回路は、第２図（Ｂ）に示す如きインバータＮＩＩ　＊
　Ｎ　１□の組合せ回路に書き直すことができる。

入力端子Ｔ１に供給される入力信号ｖ１ｎが、第３図囚
に１１時点で示す如く尚スレッショールドＶゝＡ／　Ｖ
丁、　（ｈ　＞より尚い電圧になると、ＰチャネルＭＯ
８）う／ジスタＭＩｌがオフ状態に動作し。

ＮチャネルＭＯＳ）ランジスタＭ、がオン状態に動作す
る。従イ（、Ａ点の電圧レベルＶ。ＵＴは第３図の）に
示すようにＬレベルになる。そして、ＭＯＳ）ランジス
タＭ、、、Ｍ、２は、第２図（Ｂ）に示すインバータＮ
１１を構成するうＬレベルの出力信号は。

ラインｋＩを介してイ／バータＮ１．のＭＯＳトランジ
スタＭ、、、Ｍ、、のそれぞれのゲートに供給される。

この結果、ＰチャネルＭＯ８）ランジスタＭ、３はオン
状態に動作し、ＮチャネルＭＯＳ）ランジスタＭ１４は
オフ状態に動作する。従って、Ｂ点の電圧レベルはｌ（
レベルになって、抵抗も　。

ライン１２を介してＭＯＳトランジスタＭ、、、Ｍ、。

のそれぞれのゲートに帰還される。

尚、入力信号Ｖｉｏが高スレッシュホールドレベルＶＴ
Ｈ（ｈ）より低い場合は、インバータＮ１１のトランジ
スタＭ、１はオン、トランジスタＭ、２はオフであり、
インバータＮＩ！のトランジスタＭ、３はオフ、トラン
ジスタＭ、４はオンであり、インバータＮ１□の出力Ｂ
は約アースレベル（ＧＮＤ）であるため、インバータＮ
１１のロジックスレッシュボールドをｖｔｈＮ　　とす
れば高スレッシュボールドレ■ ベルは下記のように求めることができる。

１ ｖＴＨ（ｈ　）−Ｖｔ　ｈＮ　、。

Ｒ，＋Ｒ１ 一方、入力信号Ｖ１ｎが第３図囚ＫＴ、時点で示を如＜
、低スレッショールドレベルＶＴＨ（＃）　　よりも低
レベルになると、インバータＮ、１のＭＯＳ　）ランジ
スタＭ１．がオン状態に動作し、ＭＯＳ）う７２１７Ｍ
１２がオフ状態に動作する。従って、Ａ点の電圧レベル
Ｖ。Ｕ、は第３図（Ｂ）に示すようにＨレベルになり、
ライン１１を介してインバータＮ１２のＭＱＳＩ−ラン
ジスタＭ、、、Ｍ、、のそれぞれのゲートに供給される
。この結果、ＰチャネルＭＯＳトラ／ジスタＭＩ、はオ
フ状態に動作し、ＮチャネルＭＯＳ）ランジスタＭ１４
はオン状態に動作する。

Ｂ点の電圧レベルは■Ｊレベルになって、抵抗Ｉ（１゜
ラインーｅｔを介しくインバータＮ１１のＭＯＳ）ラノ
ジスタＭ、、、Ｍ１２のそれぞれのゲートに供給される
。故に、第３図囚に示す入カイコ号ｖ１ｎに対し、第３
図Ｇ３）に示す如き出力信号Ｖ。ＵＴが得られる。

尚、入力信号ｖ１ｏが低スレッシュボールドレベルｖＴ
　Ｈ（ａ　）より高い場合は２イン′（−タＮ■のトラ
ンジスタＭ１１はオフ、トランジスタＭ１１’はオンで
アリ、インバータＮｌ！のトランジスタＭ１．はオン。

トランジスタＭ８．はオフであり、インバータＮ、□の
出力Ｂは約ｔａ源レベル（ｖＤＤ）であるタメ、イ／バ
ータＮＩＩのロジックスレッシュホールドをＶｔｈＮ、
、　　トｔ　ｈハ低スレッシュホールドレベルは下記の
ように求めることができる。

上述のシーミツトトリガー回路において、ヒステリシス
特性は抵抗Ｒ，，Ｒ，によって決定される。そして、抵
抗Ｒ，，Ｒ，の設定は比較的簡単に行い得るから、上記
ヒステリシス特性も所望の値に容易に調整し得る。

なお、上記抵抗Ｒ，，，Ｒ２は決して固定抵抗を用いる
必要はなく１例えばトランジスタにて構成し、その抵抗
値を制御信号によって調整するようにしてもよい。

更に、上述した実施例ではＭＯＳトランジスタＭ、、−
−Ｍ、４が使用されているが、これらに換えてバイポー
ラトランジスタを使用してもよい。

また、第１図に示した従来例に比較して明らかなように
、シーミソ））リガー回路を構成する素子数が極めて少
ない。従って、半導体集積回路化した時に、半導体チッ
プの占有面積が少なくてすみ、生産コストを大巾に低減
することができる。

【図面の簡単な説明】

第１図は従来のシュミットトリガ−回路の一例を示す回
路図。 第２図囚は本発明の一実施例を示すシュミットトリガ−
回路の回路図。 第２図田）は第２図囚の回路構成を簡略化した回路図、 第３図囚は入力信号の一例を示す波形図、第３図田）は
出力信号の一例を示す波形図である。 Ｍｏ　、Ｍ、、、、Ｍ、３．Ｍ、、−Ｍ□５）５７ジｘ
り、Ｎｌｌ　ｍ　ｌ’Ｊｔｔ・・・インバータ、Ｉ（、
、Ｆｔ２・・・ヒステリシス特性を設定するための抵抗
、　Ｖ、ｏ・・・入力信号、ｖＯＵＴ・・・出力信号。 代理人　−＃１１．他＋　　ＭＦＴｌ　　利　垂　Σ第
　　１　　図 第　　３　　図 レム

Claims (1)

【特許請求の範囲】
1. １、入力信号に対し１位相反転機能を有する第１及び第
   ２の回路網により環状の信号伝達径路を構成し、この環
   状の信号伝達径路に利得調整手段を設け、信号伝達径路
   の一端から供給される入力信号のスレッショールドレベ
   ルが上記利得１Ｍ整手段により任意に歳択され、上記環
   状の信号伝達径路の他端から出力信号が得られることを
   特徴とするシュミットトリガ−回路。