JPS6237470B2 - - Google Patents

Description

【発明の詳細な説明】 発明の背景 (1) 発明の分野 この発明は集積回路に関するものであり、特
に、手動計算器、ホームコンピユータおよびオフ
イスコンピユータ、自動車および産業用制御シス
テム、ゲームおよび他の商業的な製品に共通に用
いられるような、ｎ−チヤネルまたｐ−チヤネル
MOS電界効果トランジスタを有する金属酸化物
大規模集積回路（MOS／LSI）装置に関するもの
である。MOS／LSI装置特定の機能を達成するた
めの数多くの回路設計がある。MOS／LSI装置に
用いられる回路設計の１つROM駆動および検知
回路、すなわち、リードオンリメモリ（ROM）
のメモリセルの選択に応答して第１または第２の
論理レベルを有する出力信号を与える回路であ
る。MOS／LSIに用いるために設計されたROM
駆動および検知回路は供給電圧または入力電圧に
おける変動、プロセスの変動および温度の変動に
対し比較的敏感であつてはならない。この発明の
回路はこれらの特徴を提供し、標準的な集積回路
処理ステツプによる製造に特に適している。

(2) 先行技術の説明 MOS／LSIに用いられる最も普通のROM駆動
および検知回路は電圧源Ｖ_DDへの接続によつて与
えられるROMのための駆動と、プルアツプデイ
プリーシヨン型電界効果トランジスタ（FET）
およびエンハンスメント型FETのゲートへ供給
されるROM出力信号の増幅のためのプルダウン
エンハンスメント型FETとからなる１個のイン
バータ回路からなる検知増幅器とを含む。ROM
の出力は、比較的Ｖ_DDに近い値を有する第１の論
理レベルと、メモリセルの選択に応答し、検知増
幅器のインバータ回路のしきい値以下の値を有す
る第２の論理レベルとを有する信号である。

印加された電圧源Ｖ_DDの増加により、典型的に
は、ROM出力信号の第２の論理レベルおよび
ROM出力信号の第２の論理レベルに関連の電圧
値が増大する。他の補償効果がない場合ROM出
力信号の第２の論理レベルに関連の電圧値の増大
の結果、検知増幅器しきい値とROM出力信号の
第２の論理レベル電圧との間の電圧差が減少す
る。この電圧差の減少は、ROMと結合して作動
する検知増幅器の設計マージンを減らす。応じ
て、電圧源の変動および温度変動が別々にまたは
組合わさつて作用して、検知増幅器のしきい値を
変化させ、それによつて検知増幅器の設計マージ
ンを減少させる。

先行技術の設計は典型的には、検知増幅器信号
マージンを高めるため、第１論理レベルから第２
論理レベルへの大きなROM出力信号の移り変わ
りに頼つている。メモリセルの選択に応答してそ
の出力信号について大きな電圧揺れを与えるよう
に設計されたROMがより大きな幾何学的形態の
メモリセルおよび応じて与えられた装置の寸法に
対するより少ない数のメモリセルを犠牲にしてそ
れを行なつている。大きな揺れのROM出力信号
の関連の付加的な欠点は、ROM出力信号バスに
ある容量を充電および放電させるのにより多くの
時間がかかるということである。加えられた容量
を充放電するのにかかる付加的な時間の結果、メ
モリアクセス時間がより遅くなるというペナルテ
イが加わる。

発明の概要 この発明の主たる目的は、比較的数少ないコン
ポーネントを用いかつ電圧源Ｖ_DDの変動、温度変
動およびプロセスにより誘起される変動に比較的
感じない、MOS／LSIに用いるためのトラツキン
グROM駆動および検知回路を提供することであ
る。

この発明の他の目的は、ROM出力信号の揺れ
範囲を小さくした状態で作動し、それによつて検
知増幅器のしきい値電圧に達しそれを越えるのに
より短い充放電時間しか必要としないトラツキン
グROM駆動および検知回路を提供することであ
る。充放電時間の減少によりメモリ速度が増大さ
れる。

この発明の他の目的は電圧源Ｖ_DDの変化に対す
る、ROM入力への供給電圧を補償するためのト
ラツキング駆動回路を提供することである。

この発明のこれらおよび他の目的は、電圧源
と、接地およびROMを駆動および検知するよう
にされた、基準電位との間で作動するようにされ
たトラツキングROMおよび検知回路において実
現される。駆動および検知されるべきROMは
ROM入力端子、ROM出力端子、ROM入力端子
およびROM出力端子の間に介挿されるバイアス
手段、ならびにROM出力端子と基準電位との間
で並列に作動する選択可能なリードオンリメモリ
セルのアレイを有する。ROMはROM出力端子で
出力信号を与えるようにされている。ROM出力
信号は第１および第２の論理レベルを有する。
ROMはさらに、選択されているメモリセルに応
答してROM出力信号を第１の論理レベルから第
２の論理レベルへ切換えるようにされる。ROM
入力端子は駆動電圧を受けるようされる。ROM
出力信号の第１および第２の論理レベル電圧は温
度に依存し、入力駆動電圧のレベルに依存して変
化する。

トラツキングROM駆動および検知回路はROM
出力端子へ結合される入力端子を有する検知増幅
器手段を含む。検知増幅器手段は、予め定められ
る検知増幅器のしきい値電圧を通過する検知増幅
器入力端子のROM出力信号電圧に応答して、検
知増幅器手段の出力端子に出力信号を与える。検
知増幅器手段の出力信号は通過されている検知増
幅器手段のしきい値電圧に応答して第１の論理レ
ベルから第２の論理レベルへ変化するようにされ
ている。検知増幅器手段のしきい値電圧はさらに
温度依存、電圧源およびプロセス依存関係で変化
するようにされる。

この発明のトラツキングROM駆動および検知
回路はさらに駆動回路を含み、この駆動回路は
ROM入力端子へ結合される出力端子を有する。
駆動回路は駆動回路出力端子に駆動電圧を与える
ようにされており、この駆動回路の駆動電圧は、
検知増幅器手段のしきい値電圧温度に依存し、電
圧源に依存し、かつプロセスに依存する変化を適
合させる関係で、変化するようにされており、そ
れによつて駆動電圧に応答するROMは、ROM出
力信号の第１および第２の論理レベル電圧範囲を
適合させて、検知増幅器手段の温度依存しきい値
電圧変化を適合させ、それによつて検知増幅器手
段のROM出力信号の論理レベル検出マージンを
改善する。

好ましい実施例の説明 第１図を参照して、トラツキングROM駆動お
よび検知回路１０は電圧源Ｖ_DDと、基準電位との
間で作動するようにされて描かれており、基準電
位は、たとえば接地１２でありROM入力端子１
６およびROM出力端子１８の間に介挿される
FET Ｑ１２のようなバイアス手段２０を有する
ROM１４を駆動および検知するようにされてい
る。ROMはまたROM出力端子１８と基準電位１
２との間で並列に作動するFET Ｑ１３，Ｑ１
４，Ｑ１５およびＱ１６のような選択可能なリー
ドオンリメモリセルのアレイを含む。ROMは
ROM出力端子１８で出力信号を与えるようにさ
れており、ROM出力信号は第１および第２の論
理レベルを有する。ROMはさらに、選択されて
いるメモリセルに応答してROM出力端子１８の
出力信号を第１の論理レベルから第２の論理レベ
ルへ切換えるようにされる。ROM入力端子１６
は駆動電圧を受けるようにされている。ROM出
力信号の第１および第２の論理レベル電圧は、温
度依存および入力駆動電圧レベル依存して変動す
る。

トラツキングROM駆動および検知回路１０
は、ROM出力端子１８に結合された入力端子２
４を有する検知増幅器手段２２を含む。検知増幅
器手段２２は、予め定められた検知増幅器手段の
しきい値電圧を通過する検知増幅器の入力端子２
４でのROM出力信号電圧に応答して、検知増幅
器手段の出力端子２６に出力信号を与える。検知
増幅器手段の出力信号は検知増幅器手段のしきい
値電圧通過に応答して第１の論理レベルから第２
の論理レベルへ変化するようにされている。検知
増幅器手段のしきい値電圧はさらに、温度に依存
して、電圧源プロセスに依存して変化するように
されている。

ROM駆動および検知回路はさらに駆動回路２
８を含み、この駆動回路２８はROM入力端子１
６へ結合される出力端子３０を有する。駆動回路
２８はさらに駆動回路の出力端子３０に駆動電圧
を与えるようにされる。駆動回路の駆動電圧は検
知増幅器手段のしきい値電圧、温度依存、電圧源
依存およびプロセス依存変化に適合させるように
変化するようにされている。

駆動電圧に応答するROM１４はROM出力信号
の第１および第２の論理レベル電圧範囲に適合さ
せて、検知増幅器手段の温度依存しきい値電圧変
化に適合し、それによつて検知増幅器手段の
ROM出力信号の論理レベル検出マージンを改善
し、かつROMの有益な温度範囲を拡大する。

駆動回路２８はさらに入力端子３４および出力
端子３６を有する第１の反転増幅器３２を含む。
第５の多端子半導体装置Ｑ５は導通チヤネルおよ
び制御グリツド３８を有して含まれており、導通
チヤネルは第１および第２の端子４０，４２を有
する。電圧分圧回路網４３もまた含まれている。
電圧分圧回路網４３は検知端子４４と、基準電圧
端子４６と、出力端子４８とを有する。

Ｑ５の導通チヤネルの第１端子４０は電圧源Ｖ
_DDへ接続される。Ｑ５の導通チヤネルの第２の端
子４２は電圧分圧回路網の検知端子４４へ接続さ
れる。電圧分圧回路網の基準電圧端子４６は基準
電位１２、すなわち接地へ接続される。電圧分圧
回路網の出力端子４８は反転増幅器の入力端子３
４へ接続される。反転増幅器の出力端子３６は第
５の多端子半導体装置の制御グリツド３８へ接続
される。電圧分圧回路網の検知端子４４は駆動回
路の出力端子３０へ接続され、それによつて駆動
回路の電圧は検知増幅器手段のしきい値電圧の温
度依存、電圧源に依存およびプロセスに依存する
変化に適合する関係で変化するようにされる。

検知増幅器手段２２はさらに検知増幅器手段の
入力端子２２へ接続される入力端子５２を有する
第２の反転増幅器５０を有する。第２の反転増幅
器は検知増幅器手段の出力端子２６へ接続される
出力端子５４を含む。第２の反転増幅器は予め定
められたしきい値電圧を有し、この第２の反転増
幅器の予め定められるしきい値電圧は温度変化、
電圧源の変化およびプロセスにより誘起される変
化がないときに初期調節される。予め定められる
しきい値電圧がまず、ROM出力信号の第１の論
理レベル電圧、ROM出力信号の第２の論理レベ
ル電圧との間の中点に近似する値に調整される。
たとえば、好ましい実施例では、第２の反転増幅
器の予め定められるしきい値電圧はROM入力端
子１６の予め定められるROM入力電圧の値の3/4
にほぼ調整される。バイアス手段２０FET Ｑ１
２およびFET Ｑ１３のような個々のROMセル
の相対寸法を選択することによつて、第２の反転
増幅器５０のしきい値電圧は、ROM出力信号の
第１の論理レベル電圧と、ROM出力信号の第２
の論理レベル電圧との中点にほぼ等しくされる。
第２の反転増幅器の予め定められるしきい値電圧
は温度変化、電圧源の変化またはプロセス依存変
化に応答して、逆の、検知増幅器手段の入力信号
マージンを減少させる変化を受ける。

今第２図を参照して、駆動回路２８に描かれて
いる電圧分圧回路網４３は駆動回路出力端子３０
と基準電位１２との間に接続される。第３図は、
４３Ａとして電圧分圧回路網の好ましい実施例を
示しており、それは第６の多端子半導体装置Ｑ６
および第７の多端子半導体装置Ｑ７を含む。

Ｑ６はｎ−チヤネルのデイプリーシヨン型電界
効果トランジスタとして示されている。第６の多
端子半導体装置はｎ−チヤネルデイプリーシヨン
型電界効果トランジスタＱ６として示されてお
り、それは制御グリツドとして、Ｑ６ゲートＧを
有し、導通チヤネルの第１端子はＱ６ドレインＤ
であり、導通チヤネルの第２の端子はＱ６ソース
Ｓである。

第７の多端子半導体装置は、制御グリツドとし
て、Ｑ７ゲートＧを有しかつ導通チヤネルの第１
の端子としてドレインＤを有し、かつ導通チヤネ
ルの第２の端子としてソースＳを有する、ｎ−チ
ヤネルデイプリーシヨン型電界効果トランジスタ
Ｑ７として示される。第６の多端子半導体装置の
導通チヤネルの第１の端子Ｑ６のドレインＤは電
圧分圧回路網の検知端子３２へ接続される。第６
の多端子半導体装置の導通チヤネルの第２の端
子、Ｑ６ソースＳ、第６の多端子半導体装置の制
御グリツドＱ６ゲートＧ、第７の多端子半導体装
置の導通チヤネルの第１の端子、Ｑ７ドレインＤ
および電圧基準分圧回路網の出力端子３４へ接続
される。第７の多端子半導体装置の導通チヤネル
の第２の端子、Ｑ７ソースＳ、は第７の多端子半
導体装置の制御グリツド、Ｑ７ゲートＧおよび電
圧分圧回路網の基準電位１２で接続される。

第１の反転増幅器３２はさらに、第１、第２、
第３および第４の多端子半導体装置Ｑ１，Ｑ２，
Ｑ３およびＱ４を含み、それぞれの多端子半導体
装置は第１および第２の端子を有する導通チヤネ
ルおよび制御グリツドを有する。第１の多端子半
導体装置はｎ−チヤネルのデイプリーシヨン型電
界効果トランジスタＱ１として示されており、ゲ
ートＧは制御グリツドして働き、導通チヤネルの
第１の端子はドレインＤであり、導通チヤネルの
第２の端子はソースＳである。第２の多端子半導
体装置Ｑ２はｎ−チヤネルエンハンスメント型電
界効果トランジスタとして示されており、制御グ
リツドはゲートＧによつて形成され、導通チヤネ
ルの第１端子はドレインＤによつて形成され、導
通チヤネルの第２の端子はソースＳである。第３
の多端子半導体装置Ｑ３はｎ−チヤネルデイプリ
ーシヨン型電界効果トランジスタとして示されて
おり、制御グリツドはゲートＧによつて示され、
導通チヤネルの第１端子はドレインＤによつて示
され、導通チヤネルの第２の端子はソースＳによ
つて示されている。第４の多端子半導体装置Ｑ４
はｎ−チヤネルのエンハンスメント型電界効果ト
ランジスタであり、制御グリツドはゲートＧで示
され、導通チヤネルの第１端子はドレインＤで示
され、かつ導通チヤネルの第２の端子はソースＳ
で示される。

第１および第３の多端子半導体装置の導通チヤ
ネルの第２の端子、Ｑ１ドレインＤおよびＱ３ド
レインＤは電圧源Ｖ_DDへ接続される。第１の多端
子半導体装置の導通チヤネルの第２の端子、ソー
スＳは第１の多端子半導体装置の制御グリツド、
ゲートＧと、第４の多端子半導体装置の導通チヤ
ネルの第２の端子Ｑ４ソースＳと、第２の端子Ｑ
４ソースＳと、第２の多端子半導体装置の導通チ
ヤネルの第１の端子Ｑ２ドレインＤへ接続され
る。

第２の多端子半導体装置の導通チヤネルの第２
の端子、Ｑ２ソースＳ、は基準電位１２へ接続さ
れる。第２の多端子半導体装置の制御グリツド、
Ｑ２ゲートＧ、は第４の多端子半導体装置の制御
グリツド、Ｑ４ゲートＧと、第１の反転増幅器の
入力端子３４とに接続され、第４の多端子半導体
装、置の導通チヤネルの第１の端子、Ｑ４ドレイ
ンＤ、は第３の多端子半導体装置の導通チヤネル
の第２の端子、Ｑ３ソースＳと、第３の多端子半
導体装置の制御グリツド、Ｑ３ゲートＧと、反転
増幅器の出力端子３６とに接続される。

第１の反転増幅器３２は電圧分圧回路網の出力
端子４８からの、その入力端子３４での信号電圧
を増幅し、第１の反転増幅器の出力端子３６での
増幅された反転出力信号を第５の多端子半導体装
置の制御グリツド、Ｑ５ゲートＧへ与えるように
されている。第１の反転増幅器３２はさらに、検
知増幅器手段のしきい値電圧温度依存、電圧源依
存およびプロセス依存変化を適合させるような関
係で、第５の多端子半導体装置の制御グリツド、
Ｑ５ゲートＧのその出力信号を補償するようにさ
れている。

第２の反転増幅器５０はさらに、Ｑ８，Ｑ９，
Ｑ１０およびＱ１１のような、第８、第９、第10
および第11の多端子半導体装置を含む。各それぞ
れの多端子半導体装置は第１および第２の端子を
有するそれぞれの制御グリツドおよび導通チヤネ
ルを有する。第８の多端子半導体装置は、ゲート
Ｇで示される制御グリツドと、ドレインＤとして
導通チヤネルの第１の端子と、ソースＳとして導
通チヤネルの第２の端子とを有するｎ−チヤネル
デイプリーシヨン型電界効果トランジスタＱ８で
ある。第９の多端子半導体装置は、ゲートＧで示
される制御グリツドと、ドレインＤで示される導
通チヤネルの第１端子と、ソースＳで示される導
通チヤネルの第２の端子とを有するｎ−チヤネル
エンハンスメント型電界効果トランジスタＱ９で
ある。第10の多端子半導体装置は、ゲートＧで示
される制御グリツドと、ドレインＤで示される導
通チヤネルの第１端子と、ソースＳで示される導
通チヤネルの第２端子とを有するｎ−チヤネルエ
ンハンスメント型電界効果トランジスタＱ１０と
して示される。第11の多端子半導体装置はｎ−チ
ヤネルデイプリーシヨン型電界効果トランジスタ
Ｑ１１で示されており、このトランジタＱ１１は
ゲートＧで示される制御グリツドと、ドレインＤ
で示される導通チヤネルの第１端子と、ソースＳ
で示される導通チヤネルの第２端子とを有する。

第８および第11の多端子半導体装置の導通チヤ
ネルの第１の端子、Ｑ８ドレインＤおよびＱ１１
ドレインＤは電圧源Ｖ_DDへ接続される。第８の多
端子半導体装置の導通チヤネルの第２端子、Ｑ８
ソースＳ、は第８の多端子半導体装置の制御グリ
ツド、Ｑ８ゲートＧと、第９多端子半導体装置の
導通チヤネルの第１端子、Ｑ９ドレインＤと、第
２の反転増幅器の出力端子５４とへ接続される。
第２の反転増幅器の出力端子５４は検知増幅器手
段の出力端子２６で接続される。

第９の多端子半導体装置の導通チヤネルの第２
の端子、Ｑ９ソースＳ、は第10の多端子半導体装
置の導通チヤネルの第１端子、Ｑ１０ドレインＤ
と、第11の多端子半導体装置の導通チヤネルの第
２端子、Ｑ１１ソースＳと、第11の多端子半導体
装置の制御グリツド、Ｑ１１ゲートＧとへ接続さ
れる。

第９の多端子半導体装置の制御グリツド、Ｑ９
ゲートＧは、第２の反転増幅器の入力端子５２お
よび第10の多端子半導体装置の制御グリツド、Ｑ
１０ゲートＧへ接続される。第10の多端子半導体
装置の導通チヤネルの第２端子、Ｑ１０ソース
Ｓ、は基準電位１２へ接続される。第２の反転増
幅器の入力端子５２は検知増幅器手段の入力端子
２４へ接続される。

第２の反転増幅器の予め定められるしきい値電
圧は温度変化、電圧源およびプロセス依存変化に
応答して逆の、検知増幅器手段の入力信号マージ
ンを減少させる変化を受け、ROM出力信号は検
知増幅器手段のしきい値電圧温度依存、電圧源依
存およびプロセス依存変化を適合させるような関
係で変化するようにされている。

電界効果トランジスタは絶縁ゲート型電界効果
トランジスタである。代替の好ましい実施例は基
準電位１２に関し負の電圧源Ｖ_DDを利用しかつｐ
−チヤネルの絶縁ゲート型電界効果トランジスタ
を用いるものを含む。

回路動作 第１および第２の反転増幅器３２，５０は曲型
的には、同じモノリシツク大規模集積回路の上に
形成される同一の回路である。しきい値またはト
リガ点は、それぞれの反転増幅器の入力３４，５
２へ供給されるとき、それぞれの反転増幅器出力
３６，５４での増幅器出力信号が第１論理レベル
および第２論理レベルの間の中点に近い電圧値を
求めさせるような電圧である。各それぞれの反転
増幅器は典型的には数百を越える利得を有する。
20ミリボルト以上、いずれかの反転増幅器のしき
い値電圧を通過させる信号電圧は、作動点以上ま
たは以下の入力信号の検知が決定するような十分
な第１または第２の論理レベルへ、増幅器の出力
信号を駆動するのに十分なものであるべきであ
る。

Ｑ１，Ｑ２，Ｑ３およびＱ４からなる第１の反
転増幅器は第１の反転増幅器の出力３６での出力
電圧をＱ５ゲートＧへ与える。Ｑ５ FETはソ
ースフオロワとして負荷へ接続され、かつ駆動電
圧を駆動回路出力端子３０へ与える。閉ループ動
作において、Ｑ５ FETは接続点３０で相対的
に一定である。Ｒ１およびＲ２の抵抗によつて形
成される電圧分圧回路網は駆動回路出力端子３０
の電圧を検知し、第１の反転増幅器入力３４の電
圧の固定比を与える。駆動回路出力端子３０の電
圧は、電圧分圧回路網出力４８かつ応じて第１の
インバータ増幅器入力３４の電圧が第１の反転増
幅器のしきい値電圧まで上昇するまで上昇する。
第１の反転増幅器入力３４の信号は正検知でしき
い値電圧を越え始めるので、第１反転増幅器出力
３６の第１の反転増幅器の出力電圧は負検知で降
下し、検知端子４４での電圧分圧回路網へ印加さ
れる電圧の対応する降下を生じる。検知端子４４
へ与えられる電圧の減少の結果、電圧分圧出力端
子４８かつしたがつて第１反転増幅器の入力端子
３４での電圧の急速な補償減少を生じ、それによ
つて正の検知でしきい値を越える先行する入力信
号を補正する。

第１反転増幅器のしきい値はＱ２およびＱ４
FETのしきい値Vthによつて確立される。検知増
幅器手段２２の第２の反転増幅器５０のしきい値
は応じて、Ｑ９およびＱ１０ FETのしきい値
Vthによつて確立される。Ｑ９Ｑ１０ FETは、
温度およびプロセスの変動に対して同一のしきい
値、利得および感度を有するように、同じ
MOS／LSIの上に、Ｑ４およびＱ２ FETに密
接して形成される。MOS／LSI装置は温度変動の
ないときにかつプロセスにより誘起される変化が
ないときに形成されるのでそれぞれの増幅器のし
きい値が得られる。なぜならば、両方の装置は形
成の際に両者に共通なプロセスおよび幾何学的形
態を用いて同じMOS／LSI装置の上に形成される
からである。温度変化結果として第２反転増幅器
５０のしきい値電圧の後形成の変化は、第１反転
増幅器のしきい値電圧の変化によつて整合され
る。同様に、供給電圧Ｖ_DDの変化により誘起され
る第２反転増幅器５０のしきい値の変化は第１反
転増幅器３２のしきい値電圧における均等な変化
によつて整合され、各それぞれの反転増幅器は電
圧源の電圧変化に関して同一のしきい値感度を有
する。同様に、連続する装置が製造されるときに
プロセスの変化によつて誘起される第２の反転増
幅器５０のしきい値電圧の変化は、第１反転増幅
器３２のしきい値における同一の変化によつて整
合される、なぜならば、両増幅器は同じプロセス
を用いて同じMOS／LSIの上に形成されるからで
ある。

この発明のトラツキングROM駆動および検知
回路１０の主たる目的は、ROM出力信号の第１
の論理レベル電圧と、ROM出力信号の第２の論
理レベル電圧との中点に近い値で第２の反転増幅
器５０のしきい値電圧を維持することである。再
び第２図を参照して、典型的なROM回路１４
は、ROM出力端子１８として働く共通端子１８
へ接続される複数個のメモリセル、すなわち、Ｑ
１３およびＱ１４を有して示される。FEH Ｑ１
２を含むバイアス手段２０はROM出力端子１８
へのバイアスソースとして働く。ROM駆動電圧
は典型的には、ROM入力端子１６で2.0ボルトで
あるように設定される。FET Ｑ１２および
ROMセルは、ROM出力端子１８の第２の論理レ
ベル電圧が１ボルトであるのに対し、第１の論理
レベル電圧が２ボルトであるような寸法にされ
る。

ROMメモリセルは、Ｑ１６のドレインが遮断
されて示される第１図に描かれた回路の破断のよ
うなメモリセル装置への接続を除去することによ
つて論理０でプログラムされる。プログラムされ
た論理１を有するメモリセルが選ばれるので、選
択されたメモリセルは導通状態へ駆動され、それ
によつてROM出力端子１８の電圧を、第１の論
理レベルから第２の論理レベルへ、典型的には接
地よりも1.0ボルト上のレベルへシフトする。
FET Ｑ１３が選択されるので、ROM出力端子
１８の電圧が降下する。FET Ｑ１２およびFET
Ｑ１３の組合わせはそれが第２の論理レベルへ降
下するので、ROM出力端子１８の電圧の負への
移り変わりを制限する分圧回路を形成する。個々
のメモリセルが選択されるので、ROM出力端子
１８で実現された第２の論理レベル電圧は第２の
反転増幅器入力５２の第２の反転増幅器５０の入
力しきい値を通過するのに十分なまで降下しなけ
ればならない。負検知における温度変化または電
圧源変化の結果として、増幅器のしきい値が変化
するので、第２の反転増幅器のしきい値と、メモ
リセルが選択されるときにROM出力端子１８で
信頼的に達成されることができる第２の論理レベ
ルとの間の電圧差は少なくされ、それによつて検
知された信号の設計マージンを少なくする。

第２の反転増幅器のしきい値の減少とともに、
第１反転増幅器のしきい値においても同じ減少が
生じる。第１の反転増幅器のしきい値が減少され
るので、第１の反転増幅器３２は第１の反転増幅
器の出力端子３６でのより低い電圧および、応じ
て駆動回路出力端子３０でのより低い駆動電圧を
ROM入力端子１６へ与える。ROM入力端子１６
への電圧が減少した結果、Ｑ１２およびＱ１３
FETにより形成される電圧分圧器の結果として
のROM出力端子１８への第２の論理レベル電圧
がより低くなる。メモリセルが選択されるときの
ROM出力端子１８で得られた減少された第２の
論理レベル電圧は、第２の反転増幅器５０のしき
い値の初期減少を補償する。

第２の反転増幅器５０の入力しきい値変動をト
ラツキングするようにされた第１反転増幅器３２
を有する駆動回路２８を用いることによつて、こ
の発明のトラツキングROM駆動および検知回路
１０のユーザは、ROM入力端子でのROM駆動電
圧を比較的低い値にバイアスすることができ、そ
れによつて第１の論理レベルを有するROM出力
信号と、第２の論理レベルを有するROM出力信
号との間の比較的小さな電圧変化を有するROM
出力信号を与える。出力端子３０での駆動回路の
出力は、ROM出力信号の第１の論理レベルと、
ROM出力信号の第２の論理レベルとの間の電圧
の揺れの中点を調整して第２の反転増幅器５０の
入力しきい値電圧にほぼ整合させるように初期設
定される。第２の反転増幅器５０は典型的にはほ
ぼ1.5ボルトの入力しきい値を有する。駆動回路
出力端子３０の駆動電圧は、電圧分圧回路網４３
において示される抵抗R₁およびR₂の抵抗値を調
整することによつて2.0ボルトへ調整される。R₂
はR₂がほぼR₁の値の３倍に等しくなるように設
定される。ROM出力端子１８から第２の反転増
幅器５０へのROM出力信号は正または負の検知
においてほぼ1.0ボルトを変化させて第２の反転
増幅器入力しきい値を通過させる必要があるだけ
である。1.0ボルトの変化を克服するのに必要と
される時間は、先行技術の構成において必要とさ
れた数ボルトを変化させるのにかかる時間よりも
実質的に小さい。増幅器のしきい値に達しそのし
きい値を通過させるのにかかる時間が減少される
ことにより、任意のROMはより高速で作動され
ることができ、したがつてこの発明のトラツキン
グROM駆動および検知回路１０のユーザにさら
に利点を与える。

電圧源Ｖ_DDの変動、温度変化およびプロセスに
より誘起される変動に対し比較的感度が鈍い
MOS／LSI装置の設計に特に有益なトラツキング
ROM駆動および検知回路１０が提供される。行
なつた説明は例示を意図しているのであつて、限
定を意図するものではない。この発明の範囲内に
あるこの発明の変形もまた含まれるべきものと意
図する。この発明の範囲は前掲の特許請求の範囲
から決定されよう。

【図面の簡単な説明】

第１図は典型的なROMへのインターフエイス
接続を示す、この発明のトラツキングROM駆動
および検知回路を図解するブロツク図および部分
概略図である。第２図はこの発明のトラツキング
ROM駆動および検知回路の好ましい実施例の詳
細図である。第３図はこの発明のROM駆動回路
に典型的に用いられる電圧分圧回路網の好ましい
実施例の詳細図である。 図において、１０はトラツキングROM駆動お
よび検知回路、２２は検知増幅手段、２８は駆動
回路、１４はリードオンリメモリ、２０はバイア
ス手段を示す。

Claims (1)

1. 【特許請求の範囲】 １ 電圧源と前記電圧源と異なる基準電位との間
   で作動するようにされたトラツキングROM駆動
   および検知回路であつて、ROM入力端子と、
   ROM出力端子と、前記ROM入力端子および前記
   ROM出力端子の間に介挿されるバイアス手段
   と、前記ROM出力端子および前記基準電位の間
   で並列に作動する選択可能なリードオンリメモリ
   セルのアレイとを有するROMを駆動しかつ検知
   するようにされており、 前記ROMは前記ROM出力端子に出力信号を与
   えるようにされており、前記ROM出力信号は第
   １および第２の論理レベルを有し、前記ROMは
   さらに選択されているメモリセルに応答して前記
   ROM出力信号を第１の論理レベルから第２の論
   理レベルへ切換えるようにされており、 前記ROM入力端子は駆動電圧を受けるように
   されており、前記トラツキングROM駆動および
   検知回路は、 前記ROM出力端子へ結合される入力端子を有
   する検知増幅器手段を備え、前記検知増幅器手段
   は予め定められる検知増幅器しきい値電圧を通過
   する前記検知増幅器入力端子のROM出力信号電
   圧に応答して検知増幅器手段出力端子に出力信号
   を与え、前記検知増幅器手段の出力信号は前記検
   知増幅器手段のしきい値電圧通過に応答して第１
   の論理レベルから第２の論理レベルへ変化するよ
   うにされており、 前記ROM入力端子へ結合される出力端子を有
   する駆動回路をさらに備え、 前記駆動回路は前記駆動回路出力端子に前記駆
   動電圧を与えるようにされており、 前記駆動回路さらに、入力端子および出力端子
   を有する第１の反転増幅器と、 導通チヤネルおよび制御グリツトを有する第５
   の多端子半導体装置とを備え、前記導通チヤネル
   は第１および第２の端子を有し、 検知端子、基準電圧端子および出力端子を有す
   る電圧分圧回路網をさらに備え、 前記第５の多端子半導体装置の導通チヤネルの
   第１端子を前記電圧源に接続され、前記第５の多
   端子半導体装置の導通チヤネルの第２の端子は前
   記電圧分圧回路網の検知端子へ接続されており、
   前記電圧分圧回路網の基準電圧端子は前記基準電
   位へ接続されており、前記電圧分圧回路網の出力
   端子は前記反転増幅器入力端子へ接続されてお
   り、前記反転増幅器出力端子は前記第５の多端子
   半導体装置の制御グリツドへ接続されており、前
   記電圧分圧回路網の検知端子は前記駆動回路の出
   力端子へ接続されており、 前記検知増幅器手段はさらに入力端子および出
   力端子を有し前記第１の反転増幅器と同一の回路
   構成を有する第２の反転増幅器を備え、前記第２
   の反転増幅器の入力端子は前記検知増幅器手段の
   入力端子へ接続され、前記第２の反転増幅器の出
   力端子は前記検知増幅器手段の出力端子へ接続さ
   れ、前記第２の反転増幅器は予め定められるしき
   い値電圧を有し、前記第２の反転増幅器は温度変
   化、電圧源の変化およびプロセスにより誘起され
   る変化がないときに初期設定されている予め定め
   られるしきい値電圧を有し、前記予め定められた
   しきい値電圧は前記ROM出力信号の第１の論理
   レベル電圧と前記ROM出力信号の第２論理レベ
   ルとの中点に近似する値へまず調節される、トラ
   ツキングROM駆動および検知回路。 ２ 前記電圧分圧回路網はさらに、 第６および第７の多端子半導体装置をさらに備
   え、各々のそれぞれの多端子半導体装置は第１お
   よび第２の多端子を有する導通チヤネルおよび制
   御グリツドを有し、前記第６の多端子半導体装置
   の導通チヤネルの第１の端子は前記電圧分圧回路
   網の検知端子へ接続され、前記第６の多端子半導
   体装置の導通チヤネルの第２の端子は前記第６の
   多端子半導体装置の制御グリツド、前記第７の多
   端子半導体装置の導通チヤネルの第１端子および
   前記電圧分圧器回路網の出力端子へ接続され、前
   記第７の多端子半導体装置の導通チヤネルの第２
   の端子は前記第７の多端子半導体装置の制御グリ
   ツトおよび前記電圧分圧回路網の基準電圧端子へ
   接続される、特許請求の範囲第１項記載のトラツ
   キングROM駆動および検知回路。 ３ 前記第１の反転増幅器はさらに、第１、第
   ２、第３および第４の多端子半導体装置をさらに
   備え、各それぞれの多端子半導体装置は制御グリ
   ツトならびに第１および第２の端子を有する導通
   チヤネルを有し、 前記第１および第３の多端子半導体装置の導通
   チヤネルの第１の端子は前記電圧源に接続され、
   前記第１の多端子半導体装置の導通チヤネルの第
   ２の端子は前記第１の多端子半導体装置の制御グ
   リツド、前記第４の多端子半導体装置の導通チヤ
   ネルの第２の端子および前記第２の多端子半導体
   装置の導通チヤネルの第１の端子へ接続され、 前記第２の多端子半導体装置の導通チヤネルの
   第２の端子は前記基準電位へ接続され、前記第２
   の多端子半導体端子の制御グリツドは前記第４の
   多端子半導体装置の制御グリツドおよび前記第１
   の反転増幅器の入力端子へ接続され、前記第４の
   多端子半導体装置の導通チヤネルの第１の端子は
   前記第３の多端子半導体装置の導通チヤネルの第
   ２の端子、前記第３の多端子半導体装置の制御グ
   リツドおよび前記第１の反転増幅器の出力端子へ
   接続され、 それによつて前記第１の反転増幅器は、前記電
   圧分圧回路網の出力端子からその入力端子の信号
   電圧を増幅しかつ前記第１の反転増幅器の出力端
   子の増幅されて反転された出力信号を前記第５の
   多端子半導体装置の制御グリツドへ与えるように
   され、前記第１の反転増幅器手段は、さらに、検
   知増幅器手段のしきい値電圧温度に依存し、電圧
   源に依存しかつプロセスに依存する変化を適合す
   るような関係で、前記第５の多端子半導体装置の
   制御グリツドの出力信号を補償する、特許請求の
   範囲第１項記載のトラツキングROM駆動および
   検知回路。 ４ 前記第２の反転増幅器はさらに第８、第９、
   第10および第11の多端子半導体装置をさらに備
   え、各それぞれの多端子半導体装置はそれぞれの
   制御グリツドならびに第１および第２の端子を有
   する導通チヤネルを有し、前記第８および第11の
   多端子半導体装置の導通チヤネルの第１の端子は
   前記電圧源に接続され、前記第８の多端子半導体
   装置の導通チヤネルの第２の端子は前記第８の多
   端子半導体装置の制御グリツド、前記第９の多端
   子半導体装置の導通チヤネルの第１の端子および
   前記第２の反転増幅器の出力端子へ接続され、 前記第９の多端子半導体装置の導通チヤネルの
   第２の端子は前記第10の多端子半導体装置の導通
   チヤネルの第１の端子、前記第11の多端子半導体
   装置の導通チヤネルの第２の端子および前記第11
   の多端子半導体装置の制御グリツドへ接続され、 前記第９の多端子半導体装置の制御グリツドは
   前記第２の反転増幅器入力へ接続され、前記第10
   の多端子半導体装置の導通チヤネルの第２の端子
   は前記基準電位へ接続され、 それによつて、前記第２の反転増幅器の予め定
   められるしきい値電圧は温度変化、電圧源および
   プロセス時の変化に応答して逆の、検知増幅器手
   段の入力信号マージン減少変化を受け、前記
   ROM出力信号は、前記検知増幅器手段のしきい
   値電圧温度に依存し、電圧源に依存しかつプロセ
   スに依存して変化するようにされている、特許請
   求の範囲第１項または第２項に記載のトラツキン
   グROM駆動および検知回路。 ５ 前記第１、第３および第５の多端子半導体装
   置はさらにデプレシヨン型の絶縁ゲート型電界効
   果トランジスタであり、前記第２および前記第４
   の多端子半導体装置はエンハンスメント型の絶縁
   ゲート型電界効果トランジスタである、特許請求
   の範囲第３項記載のROM駆動および検知回路。 ６ 前記第８および第11の多端子半導体装置はデ
   プレシヨン型の絶縁ゲート型電界効果トランジス
   タであり、前記第９および第10の多端子半導体装
   置はエンハンスメント型の絶縁ゲート型電界効果
   トランジスタである、特許請求の範囲第４項記載
   のトラツキングROM駆動および検知回路。 ８ 前記電界効果トランジスタはｎ−チヤネル装
   置であり、前記電圧源は前記基準電位に対して相
   対的に正の電圧であり、前記ROM出力信号の第
   １の論理レベル電圧は前記ROM出力信号の第２
   の論理レベル電圧に対して相対的に正である、特
   許請求の範囲第７項記載のトラツキングROM駆
   動および検知回路。