JP3312640B2 - スイッチ回路 - Google Patents
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- JP3312640B2 JP3312640B2 JP25676394A JP25676394A JP3312640B2 JP 3312640 B2 JP3312640 B2 JP 3312640B2 JP 25676394 A JP25676394 A JP 25676394A JP 25676394 A JP25676394 A JP 25676394A JP 3312640 B2 JP3312640 B2 JP 3312640B2
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Description
【０００１】
【産業上の利用分野】本発明はスイッチ回路に関し、特
に、スイッチ特性の安定したスイッチ回路に関する。
に、スイッチ特性の安定したスイッチ回路に関する。
【０００２】
【従来の技術】従来、スイッチ回路として図２に示す構
成のものが知られている。
成のものが知られている。
【０００３】図２を参照して、図示のスイッチ回路は、
一対の入力端１１ａ及び１１ｂと一対の出力端１２ａ及
び１２ｂを備えており、トランジスタ１１乃至１７を備
えており、入力端１１ｂと出力端１２ｂは互いに接続さ
れてアースラインとなっている。さらに、スイッチング
回路は、トランジスタ１１乃至１７を備えている。図示
の例では、トランジスタ１１及び１２とトランジスタ１
５とはＰＮＰ型であり、トランジスタ１３及び１４とト
ランジスタ１６及び１７はＮＰＮ型である。
一対の入力端１１ａ及び１１ｂと一対の出力端１２ａ及
び１２ｂを備えており、トランジスタ１１乃至１７を備
えており、入力端１１ｂと出力端１２ｂは互いに接続さ
れてアースラインとなっている。さらに、スイッチング
回路は、トランジスタ１１乃至１７を備えている。図示
の例では、トランジスタ１１及び１２とトランジスタ１
５とはＰＮＰ型であり、トランジスタ１３及び１４とト
ランジスタ１６及び１７はＮＰＮ型である。
【０００４】トランジスタ１１のコレクタは入力端１１
ａに接続され、エミッタは出力端１２ａに接続されてい
る。さらに、トランジスタ１１のコレクタはトランジス
タ１２のエミッタに接続され、トランジスタ１１のエミ
ッタはトランジスタ１６のコレクタに接続されるととも
に抵抗器１５ａを介してトランジスタ１５のエミッタに
接続されている。一方、トランジスタ１１のベースはト
ランジスタ１４のコレクタに接続されている。
ａに接続され、エミッタは出力端１２ａに接続されてい
る。さらに、トランジスタ１１のコレクタはトランジス
タ１２のエミッタに接続され、トランジスタ１１のエミ
ッタはトランジスタ１６のコレクタに接続されるととも
に抵抗器１５ａを介してトランジスタ１５のエミッタに
接続されている。一方、トランジスタ１１のベースはト
ランジスタ１４のコレクタに接続されている。
【０００５】トランジスタ１２及び１５のベースは相互
に接続されており、トランジスタ１２のベースとコレク
タとは互いに接続されている。トランジスタ１２のコレ
クタは定電流源１８を介してトランジスタ１３のコレク
タに接続され、トランジスタ１３のエミッタはアースラ
インに接続されている。
に接続されており、トランジスタ１２のベースとコレク
タとは互いに接続されている。トランジスタ１２のコレ
クタは定電流源１８を介してトランジスタ１３のコレク
タに接続され、トランジスタ１３のエミッタはアースラ
インに接続されている。
【０００６】トランジスタ１５のコレクタはトランジス
タ１７のコレクタに接続されている。トランジスタ１６
及び１７のベースは相互に接続されており、トランジス
タ１７のベースとコレクタとは互いに接続されている
（図示のようにトランジスタ１６及び１７によってカレ
ントミラー回路が構成される）。そして、トランジスタ
１７のエミッタはダイオード１７ａ及び抵抗器１７ｂを
介してアースラインに接続されている。
タ１７のコレクタに接続されている。トランジスタ１６
及び１７のベースは相互に接続されており、トランジス
タ１７のベースとコレクタとは互いに接続されている
（図示のようにトランジスタ１６及び１７によってカレ
ントミラー回路が構成される）。そして、トランジスタ
１７のエミッタはダイオード１７ａ及び抵抗器１７ｂを
介してアースラインに接続されている。
【０００７】トランジスタ１６のエミッタはトランジス
タ１４のベースに接続され、トランジスタ１４のベース
は抵抗器１４ａを介してトランジスタ１４のエミッタに
接続されている。さらに、トランジスタ１４のエミッタ
は抵抗器１４ｂを介してアースラインに接続されてい
る。そして、このスイッチ回路ではトランジスタ１３の
ベースにスイッチ信号（オンオフ信号）が与えられる。
タ１４のベースに接続され、トランジスタ１４のベース
は抵抗器１４ａを介してトランジスタ１４のエミッタに
接続されている。さらに、トランジスタ１４のエミッタ
は抵抗器１４ｂを介してアースラインに接続されてい
る。そして、このスイッチ回路ではトランジスタ１３の
ベースにスイッチ信号（オンオフ信号）が与えられる。
【０００８】いま、トランジスタ１１のコレクタに流れ
る電流をＩ1 、トランジスタ１２のエミッタに流れる電
流をＩ2 、トランジスタ１５のエミッタに流れる電流を
Ｉ3、トランジスタ１４のコレクタに流れる電流をＩ4
とすると、トランジスタ１３がオン状態である際、電流
Ｉ1 が増加すると、図中点Ｂで示す位置の電圧が低下す
る。この結果、電流Ｉ2 が減少することになる。この結
果、電流Ｉ3 が増加することになって、電流Ｉ4 が増加
することになる。つまり、図示のスイッチ回路では、電
流Ｉ1 が増加して、点Ｂの電圧が低下すると、トランジ
スタ１１のベース電流が増加して、点Ｂの電圧が低下を
防ぐように動作する。言い換えると、トランジスタ１１
のコレクタエミッタ間電圧（ＶCEO ）を一定に保つよう
に動作する。
る電流をＩ1 、トランジスタ１２のエミッタに流れる電
流をＩ2 、トランジスタ１５のエミッタに流れる電流を
Ｉ3、トランジスタ１４のコレクタに流れる電流をＩ4
とすると、トランジスタ１３がオン状態である際、電流
Ｉ1 が増加すると、図中点Ｂで示す位置の電圧が低下す
る。この結果、電流Ｉ2 が減少することになる。この結
果、電流Ｉ3 が増加することになって、電流Ｉ4 が増加
することになる。つまり、図示のスイッチ回路では、電
流Ｉ1 が増加して、点Ｂの電圧が低下すると、トランジ
スタ１１のベース電流が増加して、点Ｂの電圧が低下を
防ぐように動作する。言い換えると、トランジスタ１１
のコレクタエミッタ間電圧（ＶCEO ）を一定に保つよう
に動作する。
【０００９】
【発明が解決しようとする課題】ところで、上述のスイ
ッチ回路の場合、点Ｂの電圧が低下すると、トランジス
タ１１のベース電流が増加して、点Ｂの電圧が低下を防
ぐように動作するが、トランジスタ１１のコレクタエミ
ッタ間電圧（ＶCEO ）の設定が難しく、この結果、コレ
クタエミッタ間電圧（ＶCEO ）を一定に保つことが難し
い。つまり、従来のスイッチ回路の場合、安定したスイ
ッチ特性が得られないという問題点がある。
ッチ回路の場合、点Ｂの電圧が低下すると、トランジス
タ１１のベース電流が増加して、点Ｂの電圧が低下を防
ぐように動作するが、トランジスタ１１のコレクタエミ
ッタ間電圧（ＶCEO ）の設定が難しく、この結果、コレ
クタエミッタ間電圧（ＶCEO ）を一定に保つことが難し
い。つまり、従来のスイッチ回路の場合、安定したスイ
ッチ特性が得られないという問題点がある。
【００１０】本発明の目的はスイッチ特性が安定したス
イッチ回路を提供することにある。
イッチ回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明によれば、第１、
第２、第３、及び第４のトランジスタを備え、該第１、
該第２、該第３、及び該第４のトランジスタはそれぞれ
Ｎ1 、Ｎ2 、Ｎ3 、及びＮ4 個のトランジスタ素子で構
成されており、前記第１のトランジスタのコレクタにＩ
1 で表す電流が流れ、前記第４のトランジスタのコレク
タにＩ4 で表す電流が流れる際、前記第１、前記第２、
前記第３、及び前記第４のトランジスタは、（Ｉ1 ／Ｉ
4 ）＝（Ｎ3 ／Ｎ4 ）・（Ｎ1 ／Ｎ2 ）で表される関係
で規定されていることを特徴とするスイッチ回路が得ら
れる。
第２、第３、及び第４のトランジスタを備え、該第１、
該第２、該第３、及び該第４のトランジスタはそれぞれ
Ｎ1 、Ｎ2 、Ｎ3 、及びＮ4 個のトランジスタ素子で構
成されており、前記第１のトランジスタのコレクタにＩ
1 で表す電流が流れ、前記第４のトランジスタのコレク
タにＩ4 で表す電流が流れる際、前記第１、前記第２、
前記第３、及び前記第４のトランジスタは、（Ｉ1 ／Ｉ
4 ）＝（Ｎ3 ／Ｎ4 ）・（Ｎ1 ／Ｎ2 ）で表される関係
で規定されていることを特徴とするスイッチ回路が得ら
れる。
【００１２】さらに、本発明では、第１乃至第４のトラ
ンジスタを備え、該第１乃至該第４のトランジスタはそ
れぞれ第１乃至第４の数で表される数のトランジスタ素
子を有しており、前記第１のトランジスタと前記第２の
トランジスタとはエミッタ同士で接続されるとともにベ
ース同士で接続されており、前記第２のトランジスタの
ベースが前記第４のトランジスタのコレクタに接続さ
れ、前記第３のトランジスタと前記第４のトランジスタ
とはベース同士で接続され、前記第３及び前記第４のト
ランジスタが接地されており、コレクタが前記第１のト
ランジスタのエミッタに接続されエミッタが接地された
第５のトランジスタと、コレクタが前記第１のトランジ
スタのエミッタに接続されエミッタが接地されるととも
にベースが前記第５のトランジスタのコレクタに接続さ
れた第６のトランジスタと、前記第１のトランジスタの
コレクタ及び前記第２のトランジスタのコレクタに接続
され第７及び第８のトランジスタを有するカレントミラ
ー回路と、コレクタが前記第２のトランジスタのコレク
タに接続されベースが前記第７のコレクタに接続された
第９のトランジスタと、コレクタが前記第８のトランジ
スタのコレクタに接続されエミッタが接地された第１０
のトランジスタとを有し、前記第９のトランジスタのベ
ース及びエミッタが前記第３のトランジスタのコレクタ
に接続されるとともに前記第６のトランジスタのベース
に接続されており、前記第５及び前記第１０のトランジ
スタがオンオフ制御されて、前記第４のトランジスタの
コレクタに流れる電流と前記第１のトランジスタのコレ
クタに流れる電流の比が前記第１乃至前記第４の数を用
いた比で表されるようにしたことを特徴とするスイッチ
回路が得られる。
ンジスタを備え、該第１乃至該第４のトランジスタはそ
れぞれ第１乃至第４の数で表される数のトランジスタ素
子を有しており、前記第１のトランジスタと前記第２の
トランジスタとはエミッタ同士で接続されるとともにベ
ース同士で接続されており、前記第２のトランジスタの
ベースが前記第４のトランジスタのコレクタに接続さ
れ、前記第３のトランジスタと前記第４のトランジスタ
とはベース同士で接続され、前記第３及び前記第４のト
ランジスタが接地されており、コレクタが前記第１のト
ランジスタのエミッタに接続されエミッタが接地された
第５のトランジスタと、コレクタが前記第１のトランジ
スタのエミッタに接続されエミッタが接地されるととも
にベースが前記第５のトランジスタのコレクタに接続さ
れた第６のトランジスタと、前記第１のトランジスタの
コレクタ及び前記第２のトランジスタのコレクタに接続
され第７及び第８のトランジスタを有するカレントミラ
ー回路と、コレクタが前記第２のトランジスタのコレク
タに接続されベースが前記第７のコレクタに接続された
第９のトランジスタと、コレクタが前記第８のトランジ
スタのコレクタに接続されエミッタが接地された第１０
のトランジスタとを有し、前記第９のトランジスタのベ
ース及びエミッタが前記第３のトランジスタのコレクタ
に接続されるとともに前記第６のトランジスタのベース
に接続されており、前記第５及び前記第１０のトランジ
スタがオンオフ制御されて、前記第４のトランジスタの
コレクタに流れる電流と前記第１のトランジスタのコレ
クタに流れる電流の比が前記第１乃至前記第４の数を用
いた比で表されるようにしたことを特徴とするスイッチ
回路が得られる。
【００１３】
【作用】本発明では、第１のトランジスタがＮ1 個のト
ランジスタＱ1 で構成され、第２のトランジスタがＮ2
個のトランジスタＱ2 で、第３のトランジスタがＮ3 個
のトランジスタＱ3 で、第４のトランジスタがＮ4 個の
トランジスタＱ4 で構成されている際、第１のトランジ
スタのコレクタに流れる電流をＩ1 、第４のトランジス
タのコレクタに流れる電流をＩ4 とした際、第１乃至第
４のトランジスタは、（Ｉ1 ／Ｉ4 ）＝（Ｎ3 ／Ｎ4 ）
・（Ｎ1 ／Ｎ2 ）で表される関係で規定される。そし
て、Ｎ1 乃至Ｎ4 の比で第１のトランジスタの電流増幅
率をコントロールすることで、スイッチ特性を安定でき
るばかりでなく第１のトランジスタのコレクタ−エミッ
タ間電圧（ＶCEO ）を容易に設定することができる。
ランジスタＱ1 で構成され、第２のトランジスタがＮ2
個のトランジスタＱ2 で、第３のトランジスタがＮ3 個
のトランジスタＱ3 で、第４のトランジスタがＮ4 個の
トランジスタＱ4 で構成されている際、第１のトランジ
スタのコレクタに流れる電流をＩ1 、第４のトランジス
タのコレクタに流れる電流をＩ4 とした際、第１乃至第
４のトランジスタは、（Ｉ1 ／Ｉ4 ）＝（Ｎ3 ／Ｎ4 ）
・（Ｎ1 ／Ｎ2 ）で表される関係で規定される。そし
て、Ｎ1 乃至Ｎ4 の比で第１のトランジスタの電流増幅
率をコントロールすることで、スイッチ特性を安定でき
るばかりでなく第１のトランジスタのコレクタ−エミッ
タ間電圧（ＶCEO ）を容易に設定することができる。
【００１４】
【実施例】以下本発明について実施例によって説明す
る。
る。
【００１５】図１を参照して、図２に示すスイッチ回路
と同一の構成要素については同一の参照番号を付す。図
示のスイッチ回路はトランジスタ２１乃至２４を備えて
おり、ここでは、トランジスタ２１はＮ1 個のトランジ
スタＱ1 で構成され、同様に、トランジスタ２２はＮ2
個のトランジスタＱ2 で、トランジスタ２３はＮ3 個の
トランジスタＱ3 で、トランジスタ２４はＮ4 個のトラ
ンジスタＱ4 で構成されている。図示の例では、トラン
ジスタＱ1 及びＱ2 はＰＮＰ型であり、トランジスタＱ
3 及びＱ4 はＮＰＮ型である。さらに、図示のスイッチ
回路はトランジスタ２５乃至３０を備えており、図示の
例では、トランジスタ２５及び２６とトランジスタ２９
及び３０はＮＰＮ型であり、トランジスタ２７及び２８
はＰＮＰ型である。
と同一の構成要素については同一の参照番号を付す。図
示のスイッチ回路はトランジスタ２１乃至２４を備えて
おり、ここでは、トランジスタ２１はＮ1 個のトランジ
スタＱ1 で構成され、同様に、トランジスタ２２はＮ2
個のトランジスタＱ2 で、トランジスタ２３はＮ3 個の
トランジスタＱ3 で、トランジスタ２４はＮ4 個のトラ
ンジスタＱ4 で構成されている。図示の例では、トラン
ジスタＱ1 及びＱ2 はＰＮＰ型であり、トランジスタＱ
3 及びＱ4 はＮＰＮ型である。さらに、図示のスイッチ
回路はトランジスタ２５乃至３０を備えており、図示の
例では、トランジスタ２５及び２６とトランジスタ２９
及び３０はＮＰＮ型であり、トランジスタ２７及び２８
はＰＮＰ型である。
【００１６】トランジスタＱ1 のエミッタは入力端１１
ａに接続されるとともにトランジスタＱ2 のエミッタに
接続されている。さらに、トランジスタＱ1 のエミッタ
は定電流源３１を介してトランジスタ２５のコレクタに
接続されている。トランジスタＱ1 のコレクタは出力端
１２ａに接続されるとともにトランジスタ２８のエミッ
タに接続されている。そして、トランジスタＱ1 のベー
スはトランジスタＱ2のベースに接続されている。
ａに接続されるとともにトランジスタＱ2 のエミッタに
接続されている。さらに、トランジスタＱ1 のエミッタ
は定電流源３１を介してトランジスタ２５のコレクタに
接続されている。トランジスタＱ1 のコレクタは出力端
１２ａに接続されるとともにトランジスタ２８のエミッ
タに接続されている。そして、トランジスタＱ1 のベー
スはトランジスタＱ2のベースに接続されている。
【００１７】トランジスタＱ2 のエミッタはトランジス
タ２６のコレクタに接続され、トランジスタＱ2 のベー
スはトランジスタＱ4 のコレクタに接続されている。そ
して、トランジスタＱ2 のコレクタはトランジスタ２７
のエミッタに接続されるとともにトランジスタ２９のコ
レクタに接続されている。
タ２６のコレクタに接続され、トランジスタＱ2 のベー
スはトランジスタＱ4 のコレクタに接続されている。そ
して、トランジスタＱ2 のコレクタはトランジスタ２７
のエミッタに接続されるとともにトランジスタ２９のコ
レクタに接続されている。
【００１８】トランジスタ２７のベースはトランジスタ
２８のベースに接続されており、トランジスタ２７のコ
レクタはトランジスタ２９のベースに接続されるととも
に抵抗器２９ａを介してトランジスタＱ3 のコレクタに
接続されている。また、トランジスタ２９のエミッタは
トランジスタＱ3 のコレクタに接続されている。トラン
ジスタ２８において、そのベースとコレクタとは互いに
接続されており、トランジスタ２８のコレクタは定電流
源３２を介してトランジスタ３０のコレクタに接続され
ている。そして、トランジスタ３０のエミッタはアース
ラインに接続されている。
２８のベースに接続されており、トランジスタ２７のコ
レクタはトランジスタ２９のベースに接続されるととも
に抵抗器２９ａを介してトランジスタＱ3 のコレクタに
接続されている。また、トランジスタ２９のエミッタは
トランジスタＱ3 のコレクタに接続されている。トラン
ジスタ２８において、そのベースとコレクタとは互いに
接続されており、トランジスタ２８のコレクタは定電流
源３２を介してトランジスタ３０のコレクタに接続され
ている。そして、トランジスタ３０のエミッタはアース
ラインに接続されている。
【００１９】トランジスタ２５のコレクタは、トランジ
スタ２６のベースに接続されるとともにダイオード３３
及び抵抗器３３ａを介してトランジスタＱ4 のベースに
接続されている。さらに、トランジスタ２５のコレクタ
は、定電圧ダイオード３４を介してトランジスタＱ3 の
コレクタに接続されている。そして、トランジスタ２５
のエミッタはアースラインに接続されている。
スタ２６のベースに接続されるとともにダイオード３３
及び抵抗器３３ａを介してトランジスタＱ4 のベースに
接続されている。さらに、トランジスタ２５のコレクタ
は、定電圧ダイオード３４を介してトランジスタＱ3 の
コレクタに接続されている。そして、トランジスタ２５
のエミッタはアースラインに接続されている。
【００２０】トランジスタ２６のエミッタはトランジス
タＱ4 のベースに接続されるとともにダイオード３５及
び抵抗器３５ａを介してアースラインに接続されてい
る。
タＱ4 のベースに接続されるとともにダイオード３５及
び抵抗器３５ａを介してアースラインに接続されてい
る。
【００２１】トランジスタＱ4 のエミッタはトランジス
タＱ3 のエミッタに接続されるとともに、抵抗器３６を
介してアースラインに接続されている。そして、このス
イッチ回路ではトランジスタ２５及び３０のベースにス
イッチ信号（オンオフ信号）が与えられる。
タＱ3 のエミッタに接続されるとともに、抵抗器３６を
介してアースラインに接続されている。そして、このス
イッチ回路ではトランジスタ２５及び３０のベースにス
イッチ信号（オンオフ信号）が与えられる。
【００２２】いま、Ｎ1 個のトランジスタＱ1 のコレク
タに流れる電流をＩ1 、Ｎ2 個のトランジスタＱ2 のコ
レクタに流れる電流をＩ2 （この場合、Ｎ3 個のトラン
ジスタＱ3 のコレクタに流れる電流はＩ2 で表され
る）、Ｎ4 個のトランジスタＱ4のコレクタに流れる電
流をＩ4 、定電流源３１の電流をＩ5 、定電流源３２の
電流をＩ6 とすると、（Ｎ1 ／Ｎ2 ）＝（Ｉ1 ／Ｉ2 ）
であるから、Ｉ2 は次のように表される。つまり、Ｉ2
＝Ｉ1 （Ｎ2 ／Ｎ1 ）となる。一方、（Ｎ3 ／Ｎ4）＝
（Ｉ2 ／Ｉ4 ）であるから、Ｉ2 ＝Ｉ4 （Ｎ3 ／Ｎ4 ）
となる。従って、Ｉ1 とＩ4 の比は、（Ｉ1 ／Ｉ4 ）＝
（Ｎ3 ／Ｎ4 ）・（Ｎ1 ／Ｎ2 ）となり、トランジスタ
Ｑ1 乃至Ｑ4 の数で表されることになる。
タに流れる電流をＩ1 、Ｎ2 個のトランジスタＱ2 のコ
レクタに流れる電流をＩ2 （この場合、Ｎ3 個のトラン
ジスタＱ3 のコレクタに流れる電流はＩ2 で表され
る）、Ｎ4 個のトランジスタＱ4のコレクタに流れる電
流をＩ4 、定電流源３１の電流をＩ5 、定電流源３２の
電流をＩ6 とすると、（Ｎ1 ／Ｎ2 ）＝（Ｉ1 ／Ｉ2 ）
であるから、Ｉ2 は次のように表される。つまり、Ｉ2
＝Ｉ1 （Ｎ2 ／Ｎ1 ）となる。一方、（Ｎ3 ／Ｎ4）＝
（Ｉ2 ／Ｉ4 ）であるから、Ｉ2 ＝Ｉ4 （Ｎ3 ／Ｎ4 ）
となる。従って、Ｉ1 とＩ4 の比は、（Ｉ1 ／Ｉ4 ）＝
（Ｎ3 ／Ｎ4 ）・（Ｎ1 ／Ｎ2 ）となり、トランジスタ
Ｑ1 乃至Ｑ4 の数で表されることになる。
【００２３】図示のスイッチ回路において、トランジス
タ２５及び３０がオフすると、トランジスタＱ1 もオフ
する。つまり、スイッチが断となった時点で、図中点Ｂ
で示す位置はオープン状態となる。そして、トランジス
タ２５及び３０がオンすると、トランジスタＱ1 もオン
して、スイッチがオン状態となる。この際、上述した式
を用いてトランジスタＱ1 の電流増幅率（ｈｆｅ）をコ
ントロールして、つまり、トランジスタＱ1 のコレクタ
エミッタ間電圧（ＶCEO ）をコントロールして、図中点
Ａ−Ｂ間の電圧を一定に制御する。
タ２５及び３０がオフすると、トランジスタＱ1 もオフ
する。つまり、スイッチが断となった時点で、図中点Ｂ
で示す位置はオープン状態となる。そして、トランジス
タ２５及び３０がオンすると、トランジスタＱ1 もオン
して、スイッチがオン状態となる。この際、上述した式
を用いてトランジスタＱ1 の電流増幅率（ｈｆｅ）をコ
ントロールして、つまり、トランジスタＱ1 のコレクタ
エミッタ間電圧（ＶCEO ）をコントロールして、図中点
Ａ−Ｂ間の電圧を一定に制御する。
【００２４】このようにして、本発明によるスイッチ回
路ではＮ1 乃至Ｎ4 の比でトランジスタＱ1 の電流増幅
率（ｈｆｅ）をコントロールするようにしたので、スイ
ッチ特性が安定する。さらに、Ｎ1 乃至Ｎ4 の比を調整
することによってトランジスタＱ1 のＶCEO を所望の値
に容易に設定できる。
路ではＮ1 乃至Ｎ4 の比でトランジスタＱ1 の電流増幅
率（ｈｆｅ）をコントロールするようにしたので、スイ
ッチ特性が安定する。さらに、Ｎ1 乃至Ｎ4 の比を調整
することによってトランジスタＱ1 のＶCEO を所望の値
に容易に設定できる。
【００２５】
【発明の効果】以上説明したように、本発明では第１乃
至第４のトランジスタを構成するトランジスタ素子の数
の比に応じて第１のトランジスタの電流増幅率
（ｈｆｅ）をコントロールするようにしたので、スイッ
チ特性が安定するばかりでなく第１のトランジスタのコ
レクタ−エミッタ間電圧（ＶCEO ）を所望の値に容易に
設定できるという効果がある。
至第４のトランジスタを構成するトランジスタ素子の数
の比に応じて第１のトランジスタの電流増幅率
（ｈｆｅ）をコントロールするようにしたので、スイッ
チ特性が安定するばかりでなく第１のトランジスタのコ
レクタ−エミッタ間電圧（ＶCEO ）を所望の値に容易に
設定できるという効果がある。
【図１】本発明によるスイッチ回路の一実施例を示す回
路図である。
路図である。
【図２】従来のスイッチ回路の一例を示す回路図であ
る。
る。
２１〜２４ トランジスタ ２５〜３０ トランジスタ ３１，３２ 定電流源 ３３，３５ ダイオード ３４ 定電圧ダイオード
Claims (1)
- 【請求項１】 第１乃至第４のトランジスタを備え、該
第１乃至該第４のトランジスタはそれぞれ第１乃至第４
の数で表される数のトランジスタ素子を有しており、前
記第１のトランジスタと前記第２のトランジスタとはエ
ミッタ同士で接続されるとともにベース同士で接続され
ており、前記第２のトランジスタのベースが前記第４の
トランジスタのコレクタに接続され、前記第３のトラン
ジスタと前記第４のトランジスタとはベース同士で接続
され、前記第３及び前記第４のトランジスタが接地され
ており、コレクタが前記第１のトランジスタのエミッタ
に接続されエミッタが接地された第５のトランジスタ
と、コレクタが前記第１のトランジスタのエミッタに接
続されエミッタが接地されるとともにベースが前記第５
のトランジスタのコレクタに接続された第６のトランジ
スタと、前記第１のトランジスタのコレクタ及び前記第
２のトランジスタのコレクタに接続され第７及び第８の
トランジスタを有するカレントミラー回路と、コレクタ
が前記第２のトランジスタのコレクタに接続されベース
が前記第７のコレクタに接続された第９のトランジスタ
と、コレクタが前記第８のトランジスタのコレクタに接
続されエミッタが接地された第１０のトランジスタとを
有し、前記第９のトランジスタのベース及びエミッタが
前記第３のトランジスタのコレクタに接続されるととも
に前記第６のトランジスタのベースに接続されており、
前記第５及び前記第１０のトランジスタがオンオフ制御
されて、前記第４のトランジスタのコレクタに流れる電
流と前記第１のトランジスタのコレクタに流れる電流の
比が前記第１乃至前記第４の数を用いた比で表されるよ
うにしたことを特徴とするスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25676394A JP3312640B2 (ja) | 1994-10-21 | 1994-10-21 | スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25676394A JP3312640B2 (ja) | 1994-10-21 | 1994-10-21 | スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125512A JPH08125512A (ja) | 1996-05-17 |
| JP3312640B2 true JP3312640B2 (ja) | 2002-08-12 |
Family
ID=17297113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25676394A Expired - Fee Related JP3312640B2 (ja) | 1994-10-21 | 1994-10-21 | スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3312640B2 (ja) |
-
1994
- 1994-10-21 JP JP25676394A patent/JP3312640B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08125512A (ja) | 1996-05-17 |
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