JPS6211528B2 - - Google Patents
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- Publication number
- JPS6211528B2 JPS6211528B2 JP56092457A JP9245781A JPS6211528B2 JP S6211528 B2 JPS6211528 B2 JP S6211528B2 JP 56092457 A JP56092457 A JP 56092457A JP 9245781 A JP9245781 A JP 9245781A JP S6211528 B2 JPS6211528 B2 JP S6211528B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- circuit
- mirror circuit
- current mirror
- Prior art date
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- Expired
Links
- 230000000694 effects Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
- Noise Elimination (AREA)
Description
【発明の詳細な説明】
本発明はカレントミラー回路のオフに転ぜしめ
るのに要する駆動電流を低減させたカレントミラ
ー回路のオン−オフ制御回路に関する。
るのに要する駆動電流を低減させたカレントミラ
ー回路のオン−オフ制御回路に関する。
従来、AMチユーナにミユーテイング回路が用
いられているが、その１つの回路例として第１図
に示されるようなカレントミラー回路をオフさせ
てミユーテイング機能を生じさせる回路が知られ
ている。この回路はNPN型トランジスタＱ１，
Ｑ２にて構成されるカレントミラー回路１を
NPN型トランジスタＱ３でオン−オフして電流
源２からの電流I0をミラー効果によりトランジス
タＱ２即ちNPN型トランジスタＱ５，Ｑ６で構
成される差動増幅器３のための定電流回路に通電
させたり遮断させて差動増幅器３の入力端子４へ
供給される信号に対しミユーテイング作用を生ぜ
しめるものである。
いられているが、その１つの回路例として第１図
に示されるようなカレントミラー回路をオフさせ
てミユーテイング機能を生じさせる回路が知られ
ている。この回路はNPN型トランジスタＱ１，
Ｑ２にて構成されるカレントミラー回路１を
NPN型トランジスタＱ３でオン−オフして電流
源２からの電流I0をミラー効果によりトランジス
タＱ２即ちNPN型トランジスタＱ５，Ｑ６で構
成される差動増幅器３のための定電流回路に通電
させたり遮断させて差動増幅器３の入力端子４へ
供給される信号に対しミユーテイング作用を生ぜ
しめるものである。
このようなミユーテイング作用を生じさせるべ
くトランジスタＱ３のベースへ給電される駆動電
流ＩB(Q3)は ＩB(Q3)＞Ｉ０／β（Ｑ３）………(1) と比較的に大きな電流となつている。このことは
単に消費電力が大きくなるばかりでなくこの大き
な電流を給電しうる駆動回路を設けねばならな
い。このような駆動回路を集積回路中に設けねば
ならない場合には、駆動回路からの電流の大きさ
が隘路となつて集積回路中に上述のミユーテイン
グ回路を設けるのを困難にする。
くトランジスタＱ３のベースへ給電される駆動電
流ＩB(Q3)は ＩB(Q3)＞Ｉ０／β（Ｑ３）………(1) と比較的に大きな電流となつている。このことは
単に消費電力が大きくなるばかりでなくこの大き
な電流を給電しうる駆動回路を設けねばならな
い。このような駆動回路を集積回路中に設けねば
ならない場合には、駆動回路からの電流の大きさ
が隘路となつて集積回路中に上述のミユーテイン
グ回路を設けるのを困難にする。
本発明は上述したような従来回路の有する欠点
に鑑みて創案されたもので、その目的はカレント
ミラー回路をオン−オフさせるスイツチングトラ
ンジスタのオン時にオンになつて電流を分流させ
るトランジスタを設けることによつて、上記スイ
ツチングトランジスタを駆動するのに要する電流
の低減を図つたカレントミラー回路のオン−オフ
制御回路を提供することにある。
に鑑みて創案されたもので、その目的はカレント
ミラー回路をオン−オフさせるスイツチングトラ
ンジスタのオン時にオンになつて電流を分流させ
るトランジスタを設けることによつて、上記スイ
ツチングトランジスタを駆動するのに要する電流
の低減を図つたカレントミラー回路のオン−オフ
制御回路を提供することにある。
以下、添付図面を参照して本発明の一実施例を
説明する。
説明する。
第２図は本発明回路の実施例を示す。
Ｑ１はNPN型トランジスタで、そのベースと
コレクタとは抵抗性素子Ｒを介して接続され、ま
た、そのエミツタは基準電位例えばアース電位へ
接続されている。そして、トランジスタＱ１のベ
ースはNPN型トランジスタＱ２のベースへ接続
され、該トランジスタＱ２のエミツタは、また、
基準電位に接続されて、このトランジスタＱ２は
そのコレクタに接続される負荷３のための定電流
源として作用し、これらトランジスタＱ１，Ｑ２
が従来公知のカレントミラー回路１を構成してい
る。
コレクタとは抵抗性素子Ｒを介して接続され、ま
た、そのエミツタは基準電位例えばアース電位へ
接続されている。そして、トランジスタＱ１のベ
ースはNPN型トランジスタＱ２のベースへ接続
され、該トランジスタＱ２のエミツタは、また、
基準電位に接続されて、このトランジスタＱ２は
そのコレクタに接続される負荷３のための定電流
源として作用し、これらトランジスタＱ１，Ｑ２
が従来公知のカレントミラー回路１を構成してい
る。
このカレントミラー回路１のトランジスタＱ１
のコレクタにPNP型トランジスタＱ４のエミツタ
を接続し、トランジスタＱ１のベースにトランジ
スタＱ４のベースを接続し、そして、トランジス
タＱ４のコレクタが基準電位例えばアース電位に
接続されて後述するスイツチング用トランジスタ
（第３のトランジスタ）Ｑ３のオン時にオンして
電流を分流させる分流路が形成されている。
のコレクタにPNP型トランジスタＱ４のエミツタ
を接続し、トランジスタＱ１のベースにトランジ
スタＱ４のベースを接続し、そして、トランジス
タＱ４のコレクタが基準電位例えばアース電位に
接続されて後述するスイツチング用トランジスタ
（第３のトランジスタ）Ｑ３のオン時にオンして
電流を分流させる分流路が形成されている。
この分流路のトランジスタＱ４はスイツチング
用トランジスタＱ３がオフしているときに抵抗性
素子Ｒで生ずる電圧降下によつてオンに転ぜられ
ず、また、トランジスタＱ３がオンしているとき
に抵抗性素子Ｒで生ずる電圧降下によつてオンに
転ぜられるような、トランジスタＱ４のベース−
エミツタ電圧値と抵抗性素子Ｒの抵抗値との関係
にこれらの値は設定されている。
用トランジスタＱ３がオフしているときに抵抗性
素子Ｒで生ずる電圧降下によつてオンに転ぜられ
ず、また、トランジスタＱ３がオンしているとき
に抵抗性素子Ｒで生ずる電圧降下によつてオンに
転ぜられるような、トランジスタＱ４のベース−
エミツタ電圧値と抵抗性素子Ｒの抵抗値との関係
にこれらの値は設定されている。
スイツチング用トランジスタ（第３のトランジ
スタ）Ｑ３のコレクタ（出力端子）はカレントミ
ラー回路１のトランジスタＱ１のベース（制御入
力端子）に接続されている。具体的には、トラン
ジスタＱ３はNPN型トランジスタであり、その
ベースにスイツチング駆動電流を受け、その出力
信号が現われるトランジスタＱ３のコレクタはト
ランジスタＱ１のベースに接続されている。ま
た、トランジスタＱ３のエミツタは基準電位例え
ばアース電位に接続されている。
スタ）Ｑ３のコレクタ（出力端子）はカレントミ
ラー回路１のトランジスタＱ１のベース（制御入
力端子）に接続されている。具体的には、トラン
ジスタＱ３はNPN型トランジスタであり、その
ベースにスイツチング駆動電流を受け、その出力
信号が現われるトランジスタＱ３のコレクタはト
ランジスタＱ１のベースに接続されている。ま
た、トランジスタＱ３のエミツタは基準電位例え
ばアース電位に接続されている。
そして、カレントミラー回路１へ電流源２が接
続されてこの電流源２の電流値I0の予め決められ
た倍数値の電流がトランジスタＱ２に流れるよう
に構成されている。
続されてこの電流源２の電流値I0の予め決められ
た倍数値の電流がトランジスタＱ２に流れるよう
に構成されている。
なお、負荷３は例えば、入力端子４へ供給され
た入力信号の、予め決められた差動出力を出力端
子５に発生する差動増幅器である。
た入力信号の、予め決められた差動出力を出力端
子５に発生する差動増幅器である。
次に、本発明回路の動作を説明する。
NPN型トランジスタＱ３のベースにスイツチ
ング駆動電流が給電されず、該トランジスタＱ３
はオフにあり、電流源２からの電流I0は抵抗性素
子Ｒを経てトランジスタＱ１及びＱ２のベースに
流入しつつほとんどすべてトランジスタＱ１に流
れミラー効果でその電流の、予じめ決められた倍
数値の電流例えばI0と同じ電流がトランジスタＱ
２に流れる。この動作状態においては、抵抗性素
子Ｒにかゝる電圧降下はトランジスタＱ４をオン
に転ぜしめ得るＶBE（Q4）より小さいから、ト
ランジスタＱ４はオフにある。トランジスタをオ
フにするための電圧を例えばＶBE（Q4）／ｎ、
ｎは１より大きな数であるとすると抵抗性素子Ｒ
が有さなければならない抵抗値Ｒは、抵抗性素子
Ｒを流れる電流がトランジスタQ1及びQ2のベー
スに流入する電流の和に等しくI0／β＋I0／βで
あるから Ｒ＝ＶＢＥ（Ｑ４）／ｎ／２Ｉ０／β………
(2) である。但し、β≡Ｑ１，Ｑ４のエミツタ接地電
流増幅率である。
ング駆動電流が給電されず、該トランジスタＱ３
はオフにあり、電流源２からの電流I0は抵抗性素
子Ｒを経てトランジスタＱ１及びＱ２のベースに
流入しつつほとんどすべてトランジスタＱ１に流
れミラー効果でその電流の、予じめ決められた倍
数値の電流例えばI0と同じ電流がトランジスタＱ
２に流れる。この動作状態においては、抵抗性素
子Ｒにかゝる電圧降下はトランジスタＱ４をオン
に転ぜしめ得るＶBE（Q4）より小さいから、ト
ランジスタＱ４はオフにある。トランジスタをオ
フにするための電圧を例えばＶBE（Q4）／ｎ、
ｎは１より大きな数であるとすると抵抗性素子Ｒ
が有さなければならない抵抗値Ｒは、抵抗性素子
Ｒを流れる電流がトランジスタQ1及びQ2のベー
スに流入する電流の和に等しくI0／β＋I0／βで
あるから Ｒ＝ＶＢＥ（Ｑ４）／ｎ／２Ｉ０／β………
(2) である。但し、β≡Ｑ１，Ｑ４のエミツタ接地電
流増幅率である。
トランジスタＱ３のベースにスイツチング駆動
電流が流入すると、トランジスタＱ３はオンに転
ぜられる。この時、抵抗性素子Ｒに大きな電流が
流れてそこでの電圧降下を大きくしてトランジス
タＱ２をオンに転ぜしめる。この状態でのトラン
ジスタＱ４のベース−エミツタ電圧をＶBE(Q4)と
すれば、抵抗性素子Ｒに流れている電流はＶBE(Q
４）／Ｒであり、トランジスタＱ４に流れる電流
は、トランジスタＱ１がオフとなるから、（I0−
ＶBE(Q4)／Ｒ）となる。また、トランジスタＱ１
がオフになるに伴つてトランジスタＱ２もオフに
なる。従つて、トランジスタＱ２の定電流源とし
ての作用は停止する。結果として、差動増幅器３
の作用も停止し、差動増幅器３を経て信号は流れ
ず、差動増幅器３にミユーテイング作用が生ず
る。
電流が流入すると、トランジスタＱ３はオンに転
ぜられる。この時、抵抗性素子Ｒに大きな電流が
流れてそこでの電圧降下を大きくしてトランジス
タＱ２をオンに転ぜしめる。この状態でのトラン
ジスタＱ４のベース−エミツタ電圧をＶBE(Q4)と
すれば、抵抗性素子Ｒに流れている電流はＶBE(Q
４）／Ｒであり、トランジスタＱ４に流れる電流
は、トランジスタＱ１がオフとなるから、（I0−
ＶBE(Q4)／Ｒ）となる。また、トランジスタＱ１
がオフになるに伴つてトランジスタＱ２もオフに
なる。従つて、トランジスタＱ２の定電流源とし
ての作用は停止する。結果として、差動増幅器３
の作用も停止し、差動増幅器３を経て信号は流れ
ず、差動増幅器３にミユーテイング作用が生ず
る。
このような動作を生ぜしめるトランジスタＱ３
のベースへ給電されるスイツチング駆動電流ＩB
（Q3）は ＩB(Q3)＞ＶＥＢ（Ｑ４）／Ｒ／β（Q3） ………(3) で表わされ、式(3)に式(2)を代入すると、 ＩB(Q3)＞２ｎＩ０／β／β（Q3） ………(4) となる。但し、ＶBE(Q3)≒ＶBE(Q4)である。
のベースへ給電されるスイツチング駆動電流ＩB
（Q3）は ＩB(Q3)＞ＶＥＢ（Ｑ４）／Ｒ／β（Q3） ………(3) で表わされ、式(3)に式(2)を代入すると、 ＩB(Q3)＞２ｎＩ０／β／β（Q3） ………(4) となる。但し、ＶBE(Q3)≒ＶBE(Q4)である。
このスイツチング駆動電流は式(1)で表わされる
従来のスイツチング駆動電流に比し2n／β倍だ
け小さい値となつている。これは消費電力の低減
に役立つばかりでなく本発明回路の集積回路化上
有利性が得られる。
従来のスイツチング駆動電流に比し2n／β倍だ
け小さい値となつている。これは消費電力の低減
に役立つばかりでなく本発明回路の集積回路化上
有利性が得られる。
以上の説明から明らかなように、本発明によれ
ば次のような効果が得られる。
ば次のような効果が得られる。
カレントミラー回路をオフさせるのに要する
スイツチング駆動電流を大幅に低減しうる。
スイツチング駆動電流を大幅に低減しうる。
消費電力の節減となる。
従つて、集積回路化上有利性が得られる等で
ある。
ある。
第１図は従来の回路図、第２図は本発明の実施
例を示す回路図である。 図中、Ｑ１，Ｑ２，Ｑ３はNPN型トランジス
タ、Ｑ４はPNP型トランジスタ、Ｒは抵抗、２は
電流源である。
例を示す回路図である。 図中、Ｑ１，Ｑ２，Ｑ３はNPN型トランジス
タ、Ｑ４はPNP型トランジスタ、Ｒは抵抗、２は
電流源である。
Claims (1)
- 【特許請求の範囲】 １ カレントミラー回路を構成する第１、第２の
トランジスタのベースに接続され該カレントミラ
ー回路をオン−オフさせる第３のトランジスタ
と、 該第１、第２のトランジスタのベースに一方端
が接続され、該第１のトランジスタのコレクタと
電流源間に他方端が接続された抵抗性素子と、 該抵抗性素子の一方端にベースが接続され、該
他方端にエミツタが接続された第４のトランジス
タとを有し、 上記抵抗性素子の抵抗値を、上記カレントミラ
ー回路のオン時に上記第４のトランジスタをオフ
にし上記カレントミラー回路のオフ時に上記第４
のトランジスタをオンにするように選定したこと
を特徴とするカレントミラー回路のオン−オフ制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56092457A JPS57207435A (en) | 1981-06-16 | 1981-06-16 | On-off controlling circuit for current mirror circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56092457A JPS57207435A (en) | 1981-06-16 | 1981-06-16 | On-off controlling circuit for current mirror circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57207435A JPS57207435A (en) | 1982-12-20 |
| JPS6211528B2 true JPS6211528B2 (ja) | 1987-03-13 |
Family
ID=14054904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56092457A Granted JPS57207435A (en) | 1981-06-16 | 1981-06-16 | On-off controlling circuit for current mirror circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57207435A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4941045B2 (ja) * | 2007-03-28 | 2012-05-30 | 富士電機株式会社 | カレントミラー回路 |
| JP7322635B2 (ja) * | 2019-09-25 | 2023-08-08 | 株式会社デンソー | 電子制御装置 |
-
1981
- 1981-06-16 JP JP56092457A patent/JPS57207435A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57207435A (en) | 1982-12-20 |
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