JPH0342522B2 - - Google Patents
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- Publication number
- JPH0342522B2 JPH0342522B2 JP57081659A JP8165982A JPH0342522B2 JP H0342522 B2 JPH0342522 B2 JP H0342522B2 JP 57081659 A JP57081659 A JP 57081659A JP 8165982 A JP8165982 A JP 8165982A JP H0342522 B2 JPH0342522 B2 JP H0342522B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- pnp transistor
- lateral
- muting
- lateral pnp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000003071 parasitic effect Effects 0.000 claims description 10
- 230000007257 malfunction Effects 0.000 claims description 3
- 230000002265 prevention Effects 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/305—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in case of switching on or off of a power supply
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路中におけるミユーテイ
ング増幅器の誤動作防止回路に関する。
ング増幅器の誤動作防止回路に関する。
第１図は本発明が適用されるミユーテイング増
幅器の一例を示す回路図である。第１図において
１は電源＋Vcc端子、２は電源−Vcc端子、３は
信号入力端子、４は信号出力端子、５は増幅器の
（＋）入力端子、６は増幅器の（−）入力端子、
７は基準電位、８はミユーテイングスイツチであ
つて、定電流源９をオン・オフしている。
幅器の一例を示す回路図である。第１図において
１は電源＋Vcc端子、２は電源−Vcc端子、３は
信号入力端子、４は信号出力端子、５は増幅器の
（＋）入力端子、６は増幅器の（−）入力端子、
７は基準電位、８はミユーテイングスイツチであ
つて、定電流源９をオン・オフしている。
入力端子３と（＋）入力端子５との間には直流
阻止用コンデンサC1が、基準電位７と（＋）入
力端子５との間にはバイアス用抵抗R1が、基準
電位７と（−）入力端子６との間には帰還抵抗
R2が、（−）入力端子６と出力端子４との間には
帰還抵抗R3がそれぞれ接続してある。
阻止用コンデンサC1が、基準電位７と（＋）入
力端子５との間にはバイアス用抵抗R1が、基準
電位７と（−）入力端子６との間には帰還抵抗
R2が、（−）入力端子６と出力端子４との間には
帰還抵抗R3がそれぞれ接続してある。
（＋）入力端子５はラテラルPNPトランジス
タQ5のベースに、（−）入力端子６はラテラル
PNPトランジスタQ6のベースにそれぞれ接続し
てある。トランジスタQ5とQ6はエミツタが共通
に接続してあつて、共通に接続したエミツタにラ
テラルトランジスタQ3からなる定電流源が接続
してあつて、差動増幅器として動作する。その出
力はダイオードD1、トランジスタQ8のカレント
ミラーから出力され、トランジスタQ9，Q10で増
幅され、トランジスタQ7，Q11から出力される。
タQ5のベースに、（−）入力端子６はラテラル
PNPトランジスタQ6のベースにそれぞれ接続し
てある。トランジスタQ5とQ6はエミツタが共通
に接続してあつて、共通に接続したエミツタにラ
テラルトランジスタQ3からなる定電流源が接続
してあつて、差動増幅器として動作する。その出
力はダイオードD1、トランジスタQ8のカレント
ミラーから出力され、トランジスタQ9，Q10で増
幅され、トランジスタQ7，Q11から出力される。
いまミユーテイングスイツチＳがオン状態のと
きには、定電流源I1によつてトランジスタQ1〜
Q4がオン状態になるため、利得が（R2＋R3）／
R2の増幅器として動作する。
きには、定電流源I1によつてトランジスタQ1〜
Q4がオン状態になるため、利得が（R2＋R3）／
R2の増幅器として動作する。
また一方、ミユーテイングスイツチＳがオフ状
態のときは、全てのダイオードおよびトランジス
タがオフ状態になり、信号入力端子３と信号出力
端子４との間には遮断されてミユーテイングがか
かる。このとき信号出力端子４は抵抗R2とR3と
によつて基準電位となる。
態のときは、全てのダイオードおよびトランジス
タがオフ状態になり、信号入力端子３と信号出力
端子４との間には遮断されてミユーテイングがか
かる。このとき信号出力端子４は抵抗R2とR3と
によつて基準電位となる。
また、電源オン・オフ時等において入力信号が
非定常状態のときには、スイツチＳをオフ状態に
して信号が出力されないようにしている。
非定常状態のときには、スイツチＳをオフ状態に
して信号が出力されないようにしている。
第２図はトランジスタQ5とQ1との断面図を示
しており、トランジスタQ1のベースおよびトラ
ンジスタQ5のベースがＮ型領域で、アイソレー
シヨンがＰ型領域であり、アイソレーシヨンは−
Vccに接続されている。
しており、トランジスタQ1のベースおよびトラ
ンジスタQ5のベースがＮ型領域で、アイソレー
シヨンがＰ型領域であり、アイソレーシヨンは−
Vccに接続されている。
さて、入力信号が非定常状態のときには、コン
デンサC1および抵抗R1による微分回路により
（＋）入力端子５が−Vcc以下になることがある。
このときには、トランジスタQ5のベース１０の
電位が−Vcc以下になる。特にトランジスタQ5の
ベース１０の電位が（−Vcc−VBE）以下になる
とトランジスタQ5のベース１０をエミツタとし、
アイソレーシヨンをベースとしてトランジスタ
Q1のベース１１をコレクタとした寄生NPNトラ
ンジスタ１２がオン状態になる。
デンサC1および抵抗R1による微分回路により
（＋）入力端子５が−Vcc以下になることがある。
このときには、トランジスタQ5のベース１０の
電位が−Vcc以下になる。特にトランジスタQ5の
ベース１０の電位が（−Vcc−VBE）以下になる
とトランジスタQ5のベース１０をエミツタとし、
アイソレーシヨンをベースとしてトランジスタ
Q1のベース１１をコレクタとした寄生NPNトラ
ンジスタ１２がオン状態になる。
またトランジスタQ1に代つてトランジスタQ3
またはトランジスタQ4の場合においても同様で
ある。寄生トランジスタ１２がオン状態になる
と、トランジスタQ1，Q3，Q4にベース電流が流
れ、トランジスタQ3，Q4がオン状態になつて、
ミユーテイングをかけていても増幅器として作用
し、不用な出力信号を出力してしまう欠点があつ
た。
またはトランジスタQ4の場合においても同様で
ある。寄生トランジスタ１２がオン状態になる
と、トランジスタQ1，Q3，Q4にベース電流が流
れ、トランジスタQ3，Q4がオン状態になつて、
ミユーテイングをかけていても増幅器として作用
し、不用な出力信号を出力してしまう欠点があつ
た。
本発明は上記にかんがみなされたもので、上記
の欠点を解消したミユーテイング増幅器の誤動作
防止回路を提供することを目的とする。
の欠点を解消したミユーテイング増幅器の誤動作
防止回路を提供することを目的とする。
以下、本発明を実施例により説明する。
第３図は本発明の一実施例の回路図である。
本発明の一実施例は、第１図に示したミユーテ
イング増幅器において、ラテラルトランジスタ
Q12を、トランジスタQ12のエミツタは電源＋Vcc
端子に、トランジスタQ12のコレクタはトランジ
スタQ1，Q3またはQ4のベースに接続し、トラン
ジスタQ12のベースを開放して接続してある。
イング増幅器において、ラテラルトランジスタ
Q12を、トランジスタQ12のエミツタは電源＋Vcc
端子に、トランジスタQ12のコレクタはトランジ
スタQ1，Q3またはQ4のベースに接続し、トラン
ジスタQ12のベースを開放して接続してある。
本発明の一実施例において、ミユーテイングス
イツチＳをオフしてミユーテイングをかけている
ときに、（＋）入力端子５が（−Vcc−VBE）以下
になつたとすれば、トランジスタQ1，Q3，Q4と
トランジスタQ5間の寄生NPNトランジスタ１２
がそれぞれオン状態になる。一方、トランジスタ
Q12とトランジスタQ5との間には寄生NPNトラ
ンジスタが形成されていて、この寄生NPNトラ
ンジスタも同様にオン状態になる。トランジスタ
Q12のベースに寄生PNPトランジスタによつて入
力される電流はトランジスタQ12の電流増幅率hfe
倍されてトランジスタQ1，Q3，Q4のベースへ、
寄生NPNトランジスタ１２による電流の向きに
対して逆向きに注入される。このためトランジス
タQ1，Q3，Q4はオフ状態のままになつて、従来
の欠点は解消される。
イツチＳをオフしてミユーテイングをかけている
ときに、（＋）入力端子５が（−Vcc−VBE）以下
になつたとすれば、トランジスタQ1，Q3，Q4と
トランジスタQ5間の寄生NPNトランジスタ１２
がそれぞれオン状態になる。一方、トランジスタ
Q12とトランジスタQ5との間には寄生NPNトラ
ンジスタが形成されていて、この寄生NPNトラ
ンジスタも同様にオン状態になる。トランジスタ
Q12のベースに寄生PNPトランジスタによつて入
力される電流はトランジスタQ12の電流増幅率hfe
倍されてトランジスタQ1，Q3，Q4のベースへ、
寄生NPNトランジスタ１２による電流の向きに
対して逆向きに注入される。このためトランジス
タQ1，Q3，Q4はオフ状態のままになつて、従来
の欠点は解消される。
つぎに本発明の他の実施例について説明する。
第４図は本発明の他の実施例の回路図である。
本発明の他の実施例は第４図に示す如く第３図
に示した本発明の一実施例の回路にトランジスタ
Q12のベースと（＋）入力端子５との間にトラン
ジスタQ13を接続し、（＋）電源＋Vcc端子１に接
続した定電流源I2の電流を電流制限用抵抗R4およ
びダイオードD2を介してトランジスタQ13のベー
スに流すように構成し、定電流源I2の電流はダイ
オードD3を通して（−）電源−Vcc端子２に流す
ように構成する。
に示した本発明の一実施例の回路にトランジスタ
Q12のベースと（＋）入力端子５との間にトラン
ジスタQ13を接続し、（＋）電源＋Vcc端子１に接
続した定電流源I2の電流を電流制限用抵抗R4およ
びダイオードD2を介してトランジスタQ13のベー
スに流すように構成し、定電流源I2の電流はダイ
オードD3を通して（−）電源−Vcc端子２に流す
ように構成する。
ダイオードD2はトランジスタQ13のベース・エ
ミツタ間の逆方向ブレークダウン防止用であり、
ダイオードD3はダイオードD2のVDを補正するレ
ベルシフト回路である。
ミツタ間の逆方向ブレークダウン防止用であり、
ダイオードD3はダイオードD2のVDを補正するレ
ベルシフト回路である。
本発明の他の実施例は、トランジスタQ12を寄
生NPNトランジスタ１２でオンさせる本考案の
一実施例に代つて、トランジスタQ13により流す
ようにしたものであつて、その作用は本発明の一
実施例の場合と同様である。
生NPNトランジスタ１２でオンさせる本考案の
一実施例に代つて、トランジスタQ13により流す
ようにしたものであつて、その作用は本発明の一
実施例の場合と同様である。
以上説明した如く本発明によれば、ミユーテイ
ングがかかつているとき、定電流源として働くト
ランジスタを強制的にオフ状態にする回路を備え
たために、入力信号が−Vcc−VBE以下となつて
寄生トランジスタがオン状態になつても、ミユー
テイングが解除されない。
ングがかかつているとき、定電流源として働くト
ランジスタを強制的にオフ状態にする回路を備え
たために、入力信号が−Vcc−VBE以下となつて
寄生トランジスタがオン状態になつても、ミユー
テイングが解除されない。
第１図は本発明が適用されるミユーテイング増
幅器の一例を示す回路図、第２図は第１図に示し
たミユーテイング増幅器におけるラテラルPNP
トランジスタQ5とQ1の断面図、第３図は本発明
の一実施例を設けたミユーテイング増幅器の回路
図、第４図は本発明の他の実施例を設けたミユー
テイング増幅器の回路図である。 Q1〜Q13……トランジスタ、D1〜D4……ダイオ
ード、I1およびI2……定電流源。
幅器の一例を示す回路図、第２図は第１図に示し
たミユーテイング増幅器におけるラテラルPNP
トランジスタQ5とQ1の断面図、第３図は本発明
の一実施例を設けたミユーテイング増幅器の回路
図、第４図は本発明の他の実施例を設けたミユー
テイング増幅器の回路図である。 Q1〜Q13……トランジスタ、D1〜D4……ダイオ
ード、I1およびI2……定電流源。
Claims (1)
- 【特許請求の範囲】 １ Ｐ型の同一サブストレート上に形成され、ミ
ユーテイングすべき入力信号がベースに入力され
る第１のラテラルPNPトランジスタと、該第１
のラテラルPNPトランジスタの構造的近傍に１
以上の定電流源として動作する第２のラテラル
PNPトランジスタを有し、該第２のラテラル
PNPトランジスタがオン中は前記第１のラテラ
ルPNPトランジスタが増幅器として動作し、か
つ、オフ中は動作せずにミユーテイングが掛かる
ように接続したミユーテイング増幅器において、 前記第１のラテラルPNPトランジスタの構造
的近傍に第３のラテラルPNPトランジスタを形
成し、前記第１のラテラルPNPトランジスタの
ベースと、前記第２のラテラルPNPトランジス
タと前記サブストレート間で形成される寄生
NPNトランジスタがオンになる前記入力電圧の
条件において前記第３のラテラルPNPトランジ
スタをオンとして、前記寄生トランジスタのオン
により、前記第２のラテラルPNPトランジスタ
を強制的にオフとするように構成したことを特徴
とするミユーテイング増幅器の誤動作防止回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081659A JPS58198907A (ja) | 1982-05-17 | 1982-05-17 | ミユ−テイング増幅器の誤動作防止回路 |
| US06/494,396 US4532482A (en) | 1982-05-17 | 1983-05-13 | Circuit for preventing malfunction of muting amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57081659A JPS58198907A (ja) | 1982-05-17 | 1982-05-17 | ミユ−テイング増幅器の誤動作防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58198907A JPS58198907A (ja) | 1983-11-19 |
| JPH0342522B2 true JPH0342522B2 (ja) | 1991-06-27 |
Family
ID=13752451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57081659A Granted JPS58198907A (ja) | 1982-05-17 | 1982-05-17 | ミユ−テイング増幅器の誤動作防止回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4532482A (ja) |
| JP (1) | JPS58198907A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58191708U (ja) * | 1982-06-16 | 1983-12-20 | パイオニア株式会社 | ミユ−テイング増幅器の誤動作防止回路 |
| US4799026A (en) * | 1987-09-16 | 1989-01-17 | The Grass Valley Group, Inc. | Multifunction amplifier |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5620312A (en) * | 1979-07-27 | 1981-02-25 | Pioneer Electronic Corp | Reference voltage generating circuit |
| JPS56123108A (en) * | 1980-03-05 | 1981-09-28 | Hitachi Ltd | Muting circuit |
| JPS5750105A (en) * | 1980-09-10 | 1982-03-24 | Toshiba Corp | Amplifier |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607414B2 (ja) * | 1976-10-28 | 1985-02-25 | ソニー株式会社 | ミュ−テイング回路 |
-
1982
- 1982-05-17 JP JP57081659A patent/JPS58198907A/ja active Granted
-
1983
- 1983-05-13 US US06/494,396 patent/US4532482A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5620312A (en) * | 1979-07-27 | 1981-02-25 | Pioneer Electronic Corp | Reference voltage generating circuit |
| JPS56123108A (en) * | 1980-03-05 | 1981-09-28 | Hitachi Ltd | Muting circuit |
| JPS5750105A (en) * | 1980-09-10 | 1982-03-24 | Toshiba Corp | Amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58198907A (ja) | 1983-11-19 |
| US4532482A (en) | 1985-07-30 |
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