JPH0629756A - 増幅回路 - Google Patents
増幅回路Info
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- JPH0629756A JPH0629756A JP4184881A JP18488192A JPH0629756A JP H0629756 A JPH0629756 A JP H0629756A JP 4184881 A JP4184881 A JP 4184881A JP 18488192 A JP18488192 A JP 18488192A JP H0629756 A JPH0629756 A JP H0629756A
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- Japan
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- collector
- npn
- npn transistor
- base
- transistor
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Abstract
(57)【要約】
【目的】 誘導負荷を用いることを可能とし、低消費電
流の高周波増幅回路を提供する。 【構成】 エミッタが直接接地電位に接続され、ベース
が入力端子５２に接続されて、コレクタとベースが抵抗
５を介して接続されるＮＰＮトランジスタ３と、電源端
子５１とＮＰＮトランジスタ３のコレクタとの間に挿入
接続される定電流源１と、エミッタが直接接地電位に接
続され、ベースがＮＰＮトランジスタ３のベースに接続
されて、コレクタが出力端子５３に接続されるととも
に、ＮＰＮトランジスタ３とともにカレントミラー回路
を形成するＮＰＮトランジスタ４と、電源端子５１とＮ
ＰＮトランジスタ４のコレクタとの間に接続される負荷
２とを少なくとも備え、ＮＰＮトランジスタ４と負荷２
とにより増幅段を形成することを特徴としている。
流の高周波増幅回路を提供する。 【構成】 エミッタが直接接地電位に接続され、ベース
が入力端子５２に接続されて、コレクタとベースが抵抗
５を介して接続されるＮＰＮトランジスタ３と、電源端
子５１とＮＰＮトランジスタ３のコレクタとの間に挿入
接続される定電流源１と、エミッタが直接接地電位に接
続され、ベースがＮＰＮトランジスタ３のベースに接続
されて、コレクタが出力端子５３に接続されるととも
に、ＮＰＮトランジスタ３とともにカレントミラー回路
を形成するＮＰＮトランジスタ４と、電源端子５１とＮ
ＰＮトランジスタ４のコレクタとの間に接続される負荷
２とを少なくとも備え、ＮＰＮトランジスタ４と負荷２
とにより増幅段を形成することを特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は増幅回路に関し、特に高
周波増幅回路として用いられる増幅回路に関する。
周波増幅回路として用いられる増幅回路に関する。
【０００２】
【従来の技術】従来の、この種の増幅回路の回路図が、
図２（ａ）、（ｂ）および（ｃ）に示される。図（ａ）
においては、電源端子５１、入力端子５２および出力端
子５３に対応して、抵抗負荷１０、ＮＰＮトランジスタ
１１および１２、抵抗１３および抵抗定電流源１４によ
り構成されており、抵抗負荷１０とＮＰＮトランジスタ
１１は増幅段を形成し、ＮＰＮトランジスタ１２と抵抗
定電流源１４は出力段を形成している。また、ＮＰＮト
ランジスタ１２のエミッタからはＮＰＮトランジスタ１
１のベースに対して、抵抗１３を介してバイアスが帰還
されている。
図２（ａ）、（ｂ）および（ｃ）に示される。図（ａ）
においては、電源端子５１、入力端子５２および出力端
子５３に対応して、抵抗負荷１０、ＮＰＮトランジスタ
１１および１２、抵抗１３および抵抗定電流源１４によ
り構成されており、抵抗負荷１０とＮＰＮトランジスタ
１１は増幅段を形成し、ＮＰＮトランジスタ１２と抵抗
定電流源１４は出力段を形成している。また、ＮＰＮト
ランジスタ１２のエミッタからはＮＰＮトランジスタ１
１のベースに対して、抵抗１３を介してバイアスが帰還
されている。
【０００３】図２（ｂ）の例においては、入力端子５２
および出力端子５３に対応して、コンデンサ１５、抵抗
１６、１７、１９および２０、ＮＰＮトランジスタ１８
により構成され、ＮＰＮトランジスタ１８のエミッタに
接続された抵抗２０による帰還回路と、ベース・コレク
タ間およびベース・接地間にそれぞれ接続された抵抗１
７および１９による帰還回路と、抵抗１６およびコンデ
ンサ１５から成る交流帰還回路が設けられている。
および出力端子５３に対応して、コンデンサ１５、抵抗
１６、１７、１９および２０、ＮＰＮトランジスタ１８
により構成され、ＮＰＮトランジスタ１８のエミッタに
接続された抵抗２０による帰還回路と、ベース・コレク
タ間およびベース・接地間にそれぞれ接続された抵抗１
７および１９による帰還回路と、抵抗１６およびコンデ
ンサ１５から成る交流帰還回路が設けられている。
【０００４】また、図２（ｃ）の例においては、電源端
子５１、入力端子５２および出力端子５３に対応して、
抵抗２１、２４および２５、誘導負荷２２、ＮＰＮトラ
ンジスタ２３およびコンデンサ２６により構成されてお
り、抵抗２１および２４により分圧された電圧がＮＰＮ
トランジスタ２３のベースに印加され、ＮＰＮトランジ
スタ２３のエミッタと接地点との間に接続された抵抗２
５により直流バイアスが設定され、エミッタ自体は、コ
ンデンサ２６により接地状態となっている。この増幅回
路の場合には、負荷として図２（ｃ）に示されるよう
に、誘導負荷を使用することが可能である。
子５１、入力端子５２および出力端子５３に対応して、
抵抗２１、２４および２５、誘導負荷２２、ＮＰＮトラ
ンジスタ２３およびコンデンサ２６により構成されてお
り、抵抗２１および２４により分圧された電圧がＮＰＮ
トランジスタ２３のベースに印加され、ＮＰＮトランジ
スタ２３のエミッタと接地点との間に接続された抵抗２
５により直流バイアスが設定され、エミッタ自体は、コ
ンデンサ２６により接地状態となっている。この増幅回
路の場合には、負荷として図２（ｃ）に示されるよう
に、誘導負荷を使用することが可能である。
【０００５】
【発明が解決しようとする課題】上述した従来の増幅回
路においては、図２（ａ）および（ｂ）の場合には、増
幅段を形成するＮＰＮトランジスタのベースバイアス電
圧を、高周波信号出力段より直流帰還させているため
に、負荷として誘導負荷を使用することができないとい
う欠点がある。このために、中出力または高出力の増幅
回路を実現するためには、誘導負荷を用いる場合に比較
して電流を多く流す必要があり、消費電流が極めて大に
なるという欠点がある。
路においては、図２（ａ）および（ｂ）の場合には、増
幅段を形成するＮＰＮトランジスタのベースバイアス電
圧を、高周波信号出力段より直流帰還させているため
に、負荷として誘導負荷を使用することができないとい
う欠点がある。このために、中出力または高出力の増幅
回路を実現するためには、誘導負荷を用いる場合に比較
して電流を多く流す必要があり、消費電流が極めて大に
なるという欠点がある。
【０００６】また、図２（ｃ）の場合においては、誘導
負荷を用いることは可能であるものの、エミッタに大き
い容量のコンデンサを接続する必要があり、半導体集積
回路の高集積化という課題に対して、極めて不適当であ
るという欠点がある。
負荷を用いることは可能であるものの、エミッタに大き
い容量のコンデンサを接続する必要があり、半導体集積
回路の高集積化という課題に対して、極めて不適当であ
るという欠点がある。
【０００７】
【課題を解決するための手段】第１の発明の増幅回路
は、エミッタが直接または抵抗を介して低電位電源に接
続され、ベースが所定の入力端子に接続されて、コレク
タとベースが抵抗を介して接続される第１のＮＰＮトラ
ンジスタと、高電位電源と前記第１のＮＰＮトランジス
タのコレクタとの間に挿入接続される定電流源と、エミ
ッタが直接または抵抗を介して前記低電位電源に接続さ
れ、ベースが前記第１のＮＰＮトランジスタのベースに
接続されて、コレクタが所定の出力端子に接続されると
ともに、前記第１のＮＰＮトランジスタとともにカレン
トミラー回路を形成する第２のＮＰＮトランジスタと、
前記高電位電源と前記第２のＮＰＮトランジスタのコレ
クタとの間に接続される負荷回路とを少なくとも備え、
前記第２のＮＰＮトランジスタと前記負荷回路とにより
増幅段を形成することを特徴としている。
は、エミッタが直接または抵抗を介して低電位電源に接
続され、ベースが所定の入力端子に接続されて、コレク
タとベースが抵抗を介して接続される第１のＮＰＮトラ
ンジスタと、高電位電源と前記第１のＮＰＮトランジス
タのコレクタとの間に挿入接続される定電流源と、エミ
ッタが直接または抵抗を介して前記低電位電源に接続さ
れ、ベースが前記第１のＮＰＮトランジスタのベースに
接続されて、コレクタが所定の出力端子に接続されると
ともに、前記第１のＮＰＮトランジスタとともにカレン
トミラー回路を形成する第２のＮＰＮトランジスタと、
前記高電位電源と前記第２のＮＰＮトランジスタのコレ
クタとの間に接続される負荷回路とを少なくとも備え、
前記第２のＮＰＮトランジスタと前記負荷回路とにより
増幅段を形成することを特徴としている。
【０００８】また、第２の発明の増幅回路は、エミッタ
が直接または抵抗を介して高電位電源に接続され、ベー
スが所定の入力端子に接続されて、コレクタとベースが
抵抗を介して接続される第１のＰＮＰトランジスタと、
低電位電源と前記第１のＰＮＰトランジスタのコレクタ
との間に挿入接続される定電流源と、エミッタが直接ま
たは抵抗を介して前記高電位電源に接続され、ベースが
前記第１のＰＮＰトランジスタのベースに接続されて、
コレクタが所定の出力端子に接続されるとともに、前記
第１のＰＮＰトランジスタとともにカレントミラー回路
を形成する第２のＰＮＰトランジスタと、前記高電位電
源と前記第２のＰＮＰトランジスタのコレクタとの間に
接続される負荷回路とを少なくとも備え、前記第２のＰ
ＮＰトランジスタと前記負荷回路とにより増幅段を形成
することを特徴としている。
が直接または抵抗を介して高電位電源に接続され、ベー
スが所定の入力端子に接続されて、コレクタとベースが
抵抗を介して接続される第１のＰＮＰトランジスタと、
低電位電源と前記第１のＰＮＰトランジスタのコレクタ
との間に挿入接続される定電流源と、エミッタが直接ま
たは抵抗を介して前記高電位電源に接続され、ベースが
前記第１のＰＮＰトランジスタのベースに接続されて、
コレクタが所定の出力端子に接続されるとともに、前記
第１のＰＮＰトランジスタとともにカレントミラー回路
を形成する第２のＰＮＰトランジスタと、前記高電位電
源と前記第２のＰＮＰトランジスタのコレクタとの間に
接続される負荷回路とを少なくとも備え、前記第２のＰ
ＮＰトランジスタと前記負荷回路とにより増幅段を形成
することを特徴としている。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１（ａ）、（ｂ）、（ｃ）および（ｄ）
は、それぞれ本発明の第１、第２、第３および第４の実
施例を示す回路図である。
は、それぞれ本発明の第１、第２、第３および第４の実
施例を示す回路図である。
【００１１】図１（ａ）に示される第１の実施例の場合
には、電源端子５１、入力端子５２および出力端子５３
に対応して、定電流源１、負荷２、ＮＰＮトランジスタ
３および４、そして抵抗５により構成されており、増幅
段は、負荷２とＮＰＮトランジスタ４により形成され、
定電流源１、ＮＰＮトランジスタ３および抵抗５より成
る回路は、ＮＰＮトランジスタ４に対応するベースバイ
アス回路を形成している。また、ＮＰＮトランジスタ３
および４はカレントミラー回路を形成しており、ＮＰＮ
トランジスタ３とＮＰＮトランジスタ４のエミッタ面積
比は１：ｋに選択すると、前記バイアス回路を形成する
ＮＰＮトランジスタ３のコレクタ電流のｋ倍の電流をＮ
ＰＮトランジスタ４に流すことができる。なお、この場
合、ＮＰＮトランジスタ４の負荷２としては、抵抗を用
いることは勿論できるが、誘導負荷を用いることも可能
である。
には、電源端子５１、入力端子５２および出力端子５３
に対応して、定電流源１、負荷２、ＮＰＮトランジスタ
３および４、そして抵抗５により構成されており、増幅
段は、負荷２とＮＰＮトランジスタ４により形成され、
定電流源１、ＮＰＮトランジスタ３および抵抗５より成
る回路は、ＮＰＮトランジスタ４に対応するベースバイ
アス回路を形成している。また、ＮＰＮトランジスタ３
および４はカレントミラー回路を形成しており、ＮＰＮ
トランジスタ３とＮＰＮトランジスタ４のエミッタ面積
比は１：ｋに選択すると、前記バイアス回路を形成する
ＮＰＮトランジスタ３のコレクタ電流のｋ倍の電流をＮ
ＰＮトランジスタ４に流すことができる。なお、この場
合、ＮＰＮトランジスタ４の負荷２としては、抵抗を用
いることは勿論できるが、誘導負荷を用いることも可能
である。
【００１２】図２（ｂ）に示される第２の実施例の場合
には、電源端子５１、入力端子５２および出力端子５３
に対応して、定電流源１、負荷２、ＮＰＮトランジスタ
３および４、抵抗５および６により構成されており、増
幅段は、負荷２とＮＰＮトランジスタ４により形成さ
れ、定電流源１、ＮＰＮトランジスタ３および抵抗５お
よび６より成る回路は、第１の実施例の場合と同様にＮ
ＰＮトランジスタ４に対するベースバイアス回路であ
る。この実施例においても、ＮＰＮトランジスタ３およ
び４はカレントミラー回路を形成している。前記バイア
ス回路に、抵抗６を付加することにより、ＮＰＮトラン
ジスタ３とＮＰＮトランジスタ４とのサイズの比が１に
近い場合においても、バイアス回路を形成するＮＰＮト
ランジスタ３のコレクタ電流に比較して、増幅回路を構
成するＮＰＮトランジスタ４のコレクタ電流の比を大き
くとることができる。
には、電源端子５１、入力端子５２および出力端子５３
に対応して、定電流源１、負荷２、ＮＰＮトランジスタ
３および４、抵抗５および６により構成されており、増
幅段は、負荷２とＮＰＮトランジスタ４により形成さ
れ、定電流源１、ＮＰＮトランジスタ３および抵抗５お
よび６より成る回路は、第１の実施例の場合と同様にＮ
ＰＮトランジスタ４に対するベースバイアス回路であ
る。この実施例においても、ＮＰＮトランジスタ３およ
び４はカレントミラー回路を形成している。前記バイア
ス回路に、抵抗６を付加することにより、ＮＰＮトラン
ジスタ３とＮＰＮトランジスタ４とのサイズの比が１に
近い場合においても、バイアス回路を形成するＮＰＮト
ランジスタ３のコレクタ電流に比較して、増幅回路を構
成するＮＰＮトランジスタ４のコレクタ電流の比を大き
くとることができる。
【００１３】なお、第１および第２の実施例の場合に
は、バイアス回路を形成するＮＰＮトランジスタ３は、
交流信号の増幅を対象としてはいないので、ベース・コ
レクタ間電圧を大きくとることを必要としない。
は、バイアス回路を形成するＮＰＮトランジスタ３は、
交流信号の増幅を対象としてはいないので、ベース・コ
レクタ間電圧を大きくとることを必要としない。
【００１４】次に、図１（ｃ）に示される第３の実施例
の場合には、電源端子５１、入力端子５２および出力端
子５３に対応して、ＮＰＮトランジスタ３および４、抵
抗５および６、抵抗定電流源７、抵抗負荷８により構成
されており、増幅段は、抵抗負荷８とＮＰＮトランジス
タ４により形成され、負荷として抵抗負荷を用いている
点に特徴がある。ＮＰＮトランジスタ３および抵抗５お
よび６、抵抗定電流源７より成る回路は、第２の実施例
の場合と同様に、ＮＰＮトランジスタ４に対するベース
バイアス回路である。また、ＮＰＮトランジスタ３およ
び４はカレントミラー回路を形成している。このバイア
ス回路において、ＮＰＮトランジスタ３のベース・コレ
クタ間電圧を比較的に大きい値にとった場合、例えば、
ベース・エミッタ間電圧の２倍程度に選定した場合に
は、ＮＰＮトランジスタ３のｈｆｅの影響によるベース
電流の変化に伴なって生じる消費電流のズレを小さい値
に抑制するためには、ＮＰＮトランジスタ３のベースと
エミッタとの間に抵抗６を挿入することが有効である。
の場合には、電源端子５１、入力端子５２および出力端
子５３に対応して、ＮＰＮトランジスタ３および４、抵
抗５および６、抵抗定電流源７、抵抗負荷８により構成
されており、増幅段は、抵抗負荷８とＮＰＮトランジス
タ４により形成され、負荷として抵抗負荷を用いている
点に特徴がある。ＮＰＮトランジスタ３および抵抗５お
よび６、抵抗定電流源７より成る回路は、第２の実施例
の場合と同様に、ＮＰＮトランジスタ４に対するベース
バイアス回路である。また、ＮＰＮトランジスタ３およ
び４はカレントミラー回路を形成している。このバイア
ス回路において、ＮＰＮトランジスタ３のベース・コレ
クタ間電圧を比較的に大きい値にとった場合、例えば、
ベース・エミッタ間電圧の２倍程度に選定した場合に
は、ＮＰＮトランジスタ３のｈｆｅの影響によるベース
電流の変化に伴なって生じる消費電流のズレを小さい値
に抑制するためには、ＮＰＮトランジスタ３のベースと
エミッタとの間に抵抗６を挿入することが有効である。
【００１５】図１（ｄ）は、本発明の第４の実施例を示
す回路図であり、電源端子５１、入力端子５２および出
力端子５３に対応して、ＮＰＮトランジスタ３および
４、抵抗５および６、抵抗定電流源７、誘導負荷９によ
り構成されており、増幅段は、誘導負荷９とＮＰＮトラ
ンジスタ４により形成され、負荷として誘導負荷を用い
ている点に特徴がある。ＮＰＮトランジスタ３および抵
抗５および６、抵抗定電流源７より成る回路は、第３の
実施例の場合と全く同様に、ＮＰＮトランジスタ４に対
するベースバイアス回路である。また、この場合におい
ても、ＮＰＮトランジスタ３および４はカレントミラー
回路を形成している。本実施例の、前述の第３の施例と
の相違点は、増幅段の負荷が、抵抗負荷に代わって誘導
負荷が用いられていることである。
す回路図であり、電源端子５１、入力端子５２および出
力端子５３に対応して、ＮＰＮトランジスタ３および
４、抵抗５および６、抵抗定電流源７、誘導負荷９によ
り構成されており、増幅段は、誘導負荷９とＮＰＮトラ
ンジスタ４により形成され、負荷として誘導負荷を用い
ている点に特徴がある。ＮＰＮトランジスタ３および抵
抗５および６、抵抗定電流源７より成る回路は、第３の
実施例の場合と全く同様に、ＮＰＮトランジスタ４に対
するベースバイアス回路である。また、この場合におい
ても、ＮＰＮトランジスタ３および４はカレントミラー
回路を形成している。本実施例の、前述の第３の施例と
の相違点は、増幅段の負荷が、抵抗負荷に代わって誘導
負荷が用いられていることである。
【００１６】図３は、上記第４の実施例（図１（ｄ）参
照）による増幅回路と、従来例（図２（ａ）参照）によ
る増幅回路との入出力電力特性を示す図である。図３よ
り明らかなように、同一の消費電流（≒１５ｍＡ）の場
合においては、本発明の増幅回路における飽和出力電力
の方が従来例よりも大きいことが分かる。
照）による増幅回路と、従来例（図２（ａ）参照）によ
る増幅回路との入出力電力特性を示す図である。図３よ
り明らかなように、同一の消費電流（≒１５ｍＡ）の場
合においては、本発明の増幅回路における飽和出力電力
の方が従来例よりも大きいことが分かる。
【００１７】なお、以上の本発明の実施例の説明におい
ては、トランジスタとしてＮＰＮトランジスタを使用す
る場合についての動作説明を行ったが、このトランジス
タとして、ＰＮＰトランジスタを用いる場合について
も、本発明が有効に適用されることは云うまでもない。
即ち、図１（ａ）、（ｂ）、（ｃ）および（ｄ）におい
て、ＮＰＮトランジスタ３および４をそれぞれＰＮＰト
ランジスタに置換えて、電源端子５１に負電源を供給す
ることにより、ＮＰＮトランジスタを用いた場合と同様
の効果が得られる。
ては、トランジスタとしてＮＰＮトランジスタを使用す
る場合についての動作説明を行ったが、このトランジス
タとして、ＰＮＰトランジスタを用いる場合について
も、本発明が有効に適用されることは云うまでもない。
即ち、図１（ａ）、（ｂ）、（ｃ）および（ｄ）におい
て、ＮＰＮトランジスタ３および４をそれぞれＰＮＰト
ランジスタに置換えて、電源端子５１に負電源を供給す
ることにより、ＮＰＮトランジスタを用いた場合と同様
の効果が得られる。
【００１８】
【発明の効果】以上説明したように、本発明は、増幅段
のトランジスタと、バイアス回路を形成するトランジス
タをカレントミラー接続し、且つ増幅段のトランジスタ
のエミッタを接地する形式とすることにより、増幅回路
の負荷として誘導負荷を用いることが可能となり、中出
力または高出力の増幅回路を、抵抗負荷の増幅回路に比
較して低消費電流にて実現することができるという効果
がある。
のトランジスタと、バイアス回路を形成するトランジス
タをカレントミラー接続し、且つ増幅段のトランジスタ
のエミッタを接地する形式とすることにより、増幅回路
の負荷として誘導負荷を用いることが可能となり、中出
力または高出力の増幅回路を、抵抗負荷の増幅回路に比
較して低消費電流にて実現することができるという効果
がある。
【００１９】また、バイアス回路に含まれるトランジス
タのベース・コレクタ間電圧を大きくする必要がないた
めに、当該トランジスタのｈｆｅのズレによる消費電流
のバラツキの影響を抑制することができるという効果が
ある。
タのベース・コレクタ間電圧を大きくする必要がないた
めに、当該トランジスタのｈｆｅのズレによる消費電流
のバラツキの影響を抑制することができるという効果が
ある。
【図１】本発明の第１、第２、第３および第４の各実施
例を示す回路図である。
例を示す回路図である。
【図２】従来例を示す回路図である。
【図３】増幅回路の入出力電力特性を示す図である。
１ 定電流源 ２ 負荷 ３、４ ＮＰＮトランジスタ ５、６ 抵抗 ７ 抵抗定電流源 ８ 抵抗負荷 ９ 誘導負荷
Claims (2)
- 【請求項１】 エミッタが直接または抵抗を介して低電
位電源に接続され、ベースが所定の入力端子に接続され
て、コレクタとベースが抵抗を介して接続される第１の
ＮＰＮトランジスタと、 高電位電源と前記第１のＮＰＮトランジスタのコレクタ
との間に挿入接続される定電流源と、 エミッタが直接または抵抗を介して前記低電位電源に接
続され、ベースが前記第１のＮＰＮトランジスタのベー
スに接続されて、コレクタが所定の出力端子に接続され
るとともに、前記第１のＮＰＮトランジスタとともにカ
レントミラー回路を形成する第２のＮＰＮトランジスタ
と、 前記高電位電源と前記第２のＮＰＮトランジスタのコレ
クタとの間に接続される負荷回路と、 を少なくとも備え、前記第２のＮＰＮトランジスタと前
記負荷回路とにより増幅段を形成することを特徴とする
増幅回路。 - 【請求項２】 エミッタが直接または抵抗を介して高電
位電源に接続され、ベースが所定の入力端子に接続され
て、コレクタとベースが抵抗を介して接続される第１の
ＰＮＰトランジスタと、 低電位電源と前記第１のＰＮＰトランジスタのコレクタ
との間に挿入接続される定電流源と、 エミッタが直接または抵抗を介して前記高電位電源に接
続され、ベースが前記第１のＰＮＰトランジスタのベー
スに接続されて、コレクタが所定の出力端子に接続され
るとともに、前記第１のＰＮＰトランジスタとともにカ
レントミラー回路を形成する第２のＰＮＰトランジスタ
と、 前記高電位電源と前記第２のＰＮＰトランジスタのコレ
クタとの間に接続される負荷回路と、 を少なくとも備え、前記第２のＰＮＰトランジスタと前
記負荷回路とにより増幅段を形成することを特徴とする
増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4184881A JPH0629756A (ja) | 1992-07-13 | 1992-07-13 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4184881A JPH0629756A (ja) | 1992-07-13 | 1992-07-13 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629756A true JPH0629756A (ja) | 1994-02-04 |
Family
ID=16160952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4184881A Pending JPH0629756A (ja) | 1992-07-13 | 1992-07-13 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629756A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003008350A (ja) * | 2001-06-19 | 2003-01-10 | Takehiko Adachi | 圧電発振器 |
-
1992
- 1992-07-13 JP JP4184881A patent/JPH0629756A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003008350A (ja) * | 2001-06-19 | 2003-01-10 | Takehiko Adachi | 圧電発振器 |
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