JPS6113403B2 - - Google Patents
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- Publication number
- JPS6113403B2 JPS6113403B2 JP10621178A JP10621178A JPS6113403B2 JP S6113403 B2 JPS6113403 B2 JP S6113403B2 JP 10621178 A JP10621178 A JP 10621178A JP 10621178 A JP10621178 A JP 10621178A JP S6113403 B2 JPS6113403 B2 JP S6113403B2
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- transistor
- emitters
- resistors
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 3
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements in emitter-coupled or cascode amplifiers
Landscapes
- Processing Of Color Television Signals (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明は、たとえばビデオテープレコーダにお
けるカラー信号処理でのバースト信号とクロマ信
号の振巾比を制御する回路等に用いる特定の期間
だけ利得を制御できる回路に関するものである。
けるカラー信号処理でのバースト信号とクロマ信
号の振巾比を制御する回路等に用いる特定の期間
だけ利得を制御できる回路に関するものである。
従来このような回路の例として第１図に示すよ
うな回路がある。この回路ではバースト信号とク
ロマ信号の振巾比を制御するためカラー信号処理
系のトランジスタ２９〜３１を用いた増幅回路の
中間にFET３７、抵抗３３，３４を挿入し、
FET３７を制御端子４１に印加する信号でオン
オフさせ、そのスイツチング動作によりオンのと
き入力信号レベルを抵抗３３，３４で分圧するも
のである。３２は入力信号源、４２は出力端子で
ある。このような制御信号によつて利得を制御す
る回路をICに集積しようとすると、FET３７が
同一基板上に集積することが困難であり、外付け
にすると端子３８，３９等が必要になるなどIC
化によるコストダウンが困難になると云う問題が
あつた。
うな回路がある。この回路ではバースト信号とク
ロマ信号の振巾比を制御するためカラー信号処理
系のトランジスタ２９〜３１を用いた増幅回路の
中間にFET３７、抵抗３３，３４を挿入し、
FET３７を制御端子４１に印加する信号でオン
オフさせ、そのスイツチング動作によりオンのと
き入力信号レベルを抵抗３３，３４で分圧するも
のである。３２は入力信号源、４２は出力端子で
ある。このような制御信号によつて利得を制御す
る回路をICに集積しようとすると、FET３７が
同一基板上に集積することが困難であり、外付け
にすると端子３８，３９等が必要になるなどIC
化によるコストダウンが困難になると云う問題が
あつた。
本発明の目的は、たとえばバースト信号とクロ
マ信号の振巾比を制御できるような特定の期間だ
け利得を制御できる回路をFETを用いないで構
成し、IC化が可能な新しい可変利得増幅回路を
提供することにある。
マ信号の振巾比を制御できるような特定の期間だ
け利得を制御できる回路をFETを用いないで構
成し、IC化が可能な新しい可変利得増幅回路を
提供することにある。
上記の目的を達成するために本発明では、２重
平衡接続差動増巾器のスイツチング機能と増巾機
能を利用することを特徴とするものである。
平衡接続差動増巾器のスイツチング機能と増巾機
能を利用することを特徴とするものである。
本発明の一実施例について第２図を用いてその
構成を説明する。トランジスタ１〜６は２対の差
動増巾器を平衡に接続した構造を形成し、トラン
ジスタ１，２のコレクタ側のみに負荷抵抗１４を
介して電源に接続され、下段のトランジスタ５，
６のエミツタは同値の抵抗１５，１６を介して定
電流源２２に接続され、かつ抵抗１７，１８を介
してトランジスタ８のベースおよび端子２５に接
続される。トランジスタ８，９は差動増巾器を構
成し、エミツタは抵抗２０，２１を介して定電流
源２３に接続され、トランジスタ８のコレクタは
抵抗１９を介してトランジスタ７のエミツタに接
続される。このトランジスタ７のベースはトラン
ジスタ１，２のコレクタに接続される。また、ト
ランジスタ９のベースはダイオード２４を介して
トランジスタ５，６のベースに接続される。端子
２５は抵抗２６とコンデンサ２７の直列回路を介
してアースに接続され、トランジスタ３，４のコ
レクタおよびトランジスタ７のコレクタおよびト
ランジスタ９のコレクタは電源に接続される。ト
ランジスタ１，４のベースは制御端子１０に、ト
ランジスタ２，３のベースはDCバイアス源１２
に接続され、トランジスタ５，６のベースは入力
信号源１１およびDCバイアス源１３に接続さ
れ、トランジスタ８のコレクタは出力端子２８に
接続される。
構成を説明する。トランジスタ１〜６は２対の差
動増巾器を平衡に接続した構造を形成し、トラン
ジスタ１，２のコレクタ側のみに負荷抵抗１４を
介して電源に接続され、下段のトランジスタ５，
６のエミツタは同値の抵抗１５，１６を介して定
電流源２２に接続され、かつ抵抗１７，１８を介
してトランジスタ８のベースおよび端子２５に接
続される。トランジスタ８，９は差動増巾器を構
成し、エミツタは抵抗２０，２１を介して定電流
源２３に接続され、トランジスタ８のコレクタは
抵抗１９を介してトランジスタ７のエミツタに接
続される。このトランジスタ７のベースはトラン
ジスタ１，２のコレクタに接続される。また、ト
ランジスタ９のベースはダイオード２４を介して
トランジスタ５，６のベースに接続される。端子
２５は抵抗２６とコンデンサ２７の直列回路を介
してアースに接続され、トランジスタ３，４のコ
レクタおよびトランジスタ７のコレクタおよびト
ランジスタ９のコレクタは電源に接続される。ト
ランジスタ１，４のベースは制御端子１０に、ト
ランジスタ２，３のベースはDCバイアス源１２
に接続され、トランジスタ５，６のベースは入力
信号源１１およびDCバイアス源１３に接続さ
れ、トランジスタ８のコレクタは出力端子２８に
接続される。
この回路において、上段のトランジスタ１〜４
はスイツチング機能に携わる部分であり、制御端
子１０がDCバイアス源１２よりも高電位の場合
は、トランジスタ１，４がオンし、トランジスタ
２，３がオフとなり、下段トランジスタ５のコレ
クタ電流がトランジスタ１のコレクタ側に現わ
れ、エミツタフオロワ構成のトランジスタ７およ
び抵抗１９を介して出力端子２８に出力される。
逆に制御端子１０がDCバイアス源１２よりも低
電位の場合は、トランジスタ２，３がオンし、ト
ランジスタ１，４がオフとなり、下段トランジス
タ６により増巾された信号が出力端子２８に出力
される。従つて、制御端子１０に印加する電圧の
切替りにおける増巾機能の利得を違えることによ
り利得差の有する増巾器が得られる。本実施例で
は抵抗１７と１８の値を違えることにより、下段
トランジスタ５と６による利得が異なり利得差を
得ることができる。
はスイツチング機能に携わる部分であり、制御端
子１０がDCバイアス源１２よりも高電位の場合
は、トランジスタ１，４がオンし、トランジスタ
２，３がオフとなり、下段トランジスタ５のコレ
クタ電流がトランジスタ１のコレクタ側に現わ
れ、エミツタフオロワ構成のトランジスタ７およ
び抵抗１９を介して出力端子２８に出力される。
逆に制御端子１０がDCバイアス源１２よりも低
電位の場合は、トランジスタ２，３がオンし、ト
ランジスタ１，４がオフとなり、下段トランジス
タ６により増巾された信号が出力端子２８に出力
される。従つて、制御端子１０に印加する電圧の
切替りにおける増巾機能の利得を違えることによ
り利得差の有する増巾器が得られる。本実施例で
は抵抗１７と１８の値を違えることにより、下段
トランジスタ５と６による利得が異なり利得差を
得ることができる。
このような可変利得増巾器回路で重要なことは
利得切替に伴うDC電圧のオフセツトを如何に小
さくするかである。特にIC化した場合、抵抗値
のばらつき、トランジスタのベース・エミツタ間
電圧のばらつき、電流増巾率のばらつきがこのオ
フセツトの原因となる。本実施例の構成では、
DCオフセツトの原因となるのは抵抗１５と抵抗
１６の比の精度とトランジスタ５と６のベース・
エミツタ間電圧差だけであり、トランジスタ５と
６の電流増巾率については差があつてもDCオフ
セツトとはならない。上記の抵抗比については、
抵抗値が等しいために極めて高い精度が取れ問題
とならない。またベースエミツタ間電圧差につい
てもトランジスタのコレクタ電流が等しいので、
これも充分高い精度が確保できる。
利得切替に伴うDC電圧のオフセツトを如何に小
さくするかである。特にIC化した場合、抵抗値
のばらつき、トランジスタのベース・エミツタ間
電圧のばらつき、電流増巾率のばらつきがこのオ
フセツトの原因となる。本実施例の構成では、
DCオフセツトの原因となるのは抵抗１５と抵抗
１６の比の精度とトランジスタ５と６のベース・
エミツタ間電圧差だけであり、トランジスタ５と
６の電流増巾率については差があつてもDCオフ
セツトとはならない。上記の抵抗比については、
抵抗値が等しいために極めて高い精度が取れ問題
とならない。またベースエミツタ間電圧差につい
てもトランジスタのコレクタ電流が等しいので、
これも充分高い精度が確保できる。
さらに、第２図に示した実施例では、上述のス
イツチング機能と増巾機能を有した２重平衡接続
差動増巾器に利得差を調整するための差動増巾器
による加算器が具備されている。すなわち、入力
信号１１は下段トランジスタ５，６のベースに入
りエミツタ側から分圧されて同極性でトランジス
タ８のベースに入力され、差動増巾器で増巾され
端子２８に出力される。差動増巾器において、ト
ランジスタ８のベースのDCバイアスはDCバイア
ス源１３よりもトランジスタのベース・エミツタ
間電圧だけ低いため、トランジスタ９のベース
DCバイアスは、ダイオード２４をDCバイアス源
１３とトランジスタ９のベース間に挿入すること
により、トランジスタ８のベースと同電位に保た
れる。
イツチング機能と増巾機能を有した２重平衡接続
差動増巾器に利得差を調整するための差動増巾器
による加算器が具備されている。すなわち、入力
信号１１は下段トランジスタ５，６のベースに入
りエミツタ側から分圧されて同極性でトランジス
タ８のベースに入力され、差動増巾器で増巾され
端子２８に出力される。差動増巾器において、ト
ランジスタ８のベースのDCバイアスはDCバイア
ス源１３よりもトランジスタのベース・エミツタ
間電圧だけ低いため、トランジスタ９のベース
DCバイアスは、ダイオード２４をDCバイアス源
１３とトランジスタ９のベース間に挿入すること
により、トランジスタ８のベースと同電位に保た
れる。
先述した２重平衡接続差動増巾器による出力に
後述の差動増巾器による出力が加算され、出力端
子２８に出力される。本実施例では、この加算量
がトランジスタ８のベースの入力信号レベルを変
えることにより、すなわち抵抗２６及びコンデン
サ２７を変えることにより変化するため、先述の
２重平衡接続差動増巾器による利得差を容易に補
正することが可能となる。
後述の差動増巾器による出力が加算され、出力端
子２８に出力される。本実施例では、この加算量
がトランジスタ８のベースの入力信号レベルを変
えることにより、すなわち抵抗２６及びコンデン
サ２７を変えることにより変化するため、先述の
２重平衡接続差動増巾器による利得差を容易に補
正することが可能となる。
このような構成にすることで、IC化した場合
でも外付け回路素子により利得比を容易に補正で
きるとともに、IC側で補正用端子を新たに設け
なくてもよいと云うメリツトがある。
でも外付け回路素子により利得比を容易に補正で
きるとともに、IC側で補正用端子を新たに設け
なくてもよいと云うメリツトがある。
本発明は集積度の増したICに使用する場合
に、特にその効果を増す。すなわち、特定の期間
だけ利得を制御する回路をIC内に含める場合、
本発明を用いることにより、従来のような外付け
FETは不要となり、特定期間の利得差は抵抗１
７と１８により決定され、さらに外付け抵抗２６
により利得差補正が容易に可能となり、外付けの
ために必要なICの足の数は１ピンであるために
集積度を増すことも可能であり、IC化によるコ
ストダウンが可能となる。
に、特にその効果を増す。すなわち、特定の期間
だけ利得を制御する回路をIC内に含める場合、
本発明を用いることにより、従来のような外付け
FETは不要となり、特定期間の利得差は抵抗１
７と１８により決定され、さらに外付け抵抗２６
により利得差補正が容易に可能となり、外付けの
ために必要なICの足の数は１ピンであるために
集積度を増すことも可能であり、IC化によるコ
ストダウンが可能となる。
第１図は従来の可変利得増巾回路の一例を示す
回路図、第２図は本発明の一実施例を示す回路図
である。 １〜９……トランジスタ、１１……入力信号
源、１２，１３……DCバイアス源、２２，２３
……定電流源、２４……ダイオード。
回路図、第２図は本発明の一実施例を示す回路図
である。 １〜９……トランジスタ、１１……入力信号
源、１２，１３……DCバイアス源、２２，２３
……定電流源、２４……ダイオード。
Claims (1)
- 【特許請求の範囲】 １ 共通の負荷抵抗にコレクタが接続された第１
及び第２のトランジスタと、これら第１及び第２
のトランジスタのエミツタにそれぞれエミツタが
接続されて２個の差動対を構成する第３及び第４
のトランジスタと、上記第１および第３のトラン
ジスタのエミツタにコレクタが接続された第５の
トランジスタと、上記第２および第４のトランジ
スタのエミツタにコレクタが接続された第６のト
ランジスタと、この第５および第６のトランジス
タのエミツタの間に直列に接続された第１および
第２の抵抗と、この直列接続の抵抗の中間接続点
と基準電位点との間に接続された定電流源と、上
記第５および第６のトランジスタのエミツタの間
に別に直列に接続された値の異なる第３および第
４の抵抗と、この第３および第４の抵抗の中間接
続点と他の基準電位点との間に接続され、少なく
ともコンデンサを含む回路素子とを備え、上記第
１と第４のトランジスタおよび上記第２と第３の
トランジスタのベースをそれぞれ共通に接続して
これら２つの共通に接続されたベース間に制御電
圧を印加し、上記第５および第６のトランジスタ
のベースに入力信号を供給し、上記負荷抵抗を含
む負荷回路に得られる出力信号の利得を上記制御
電圧によつて切換えることを特徴とする可変利得
増幅回路。 ２ 上記負荷回路が、上記負荷抵抗にベースが接
続された第７のトランジスタと、上記第３および
第４の抵抗の中間接続点にベースが接続された第
８のトランジスタと、この第７のトランジスタの
エミツタと第８のトランジスタのコレクタとの間
に接続された少なくとも第５の抵抗を含む回路素
子とを備えたことを特徴とする特許請求の範囲第
１項記載の可変利得増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10621178A JPS5534506A (en) | 1978-09-01 | 1978-09-01 | Variable gain amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10621178A JPS5534506A (en) | 1978-09-01 | 1978-09-01 | Variable gain amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5534506A JPS5534506A (en) | 1980-03-11 |
| JPS6113403B2 true JPS6113403B2 (ja) | 1986-04-14 |
Family
ID=14427810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10621178A Granted JPS5534506A (en) | 1978-09-01 | 1978-09-01 | Variable gain amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5534506A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5639609A (en) * | 1979-09-07 | 1981-04-15 | Hitachi Ltd | Variable gain circuit |
| JPS5752288A (en) * | 1980-09-11 | 1982-03-27 | Sanyo Electric Co Ltd | Color gain variable circuit |
| JPS58189620U (ja) * | 1982-06-09 | 1983-12-16 | パイオニア株式会社 | 無歪逆相電流源 |
-
1978
- 1978-09-01 JP JP10621178A patent/JPS5534506A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5534506A (en) | 1980-03-11 |
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