JP2000323935A - 高耐圧出力回路 - Google Patents
高耐圧出力回路Info
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- JP2000323935A JP2000323935A JP11133660A JP13366099A JP2000323935A JP 2000323935 A JP2000323935 A JP 2000323935A JP 11133660 A JP11133660 A JP 11133660A JP 13366099 A JP13366099 A JP 13366099A JP 2000323935 A JP2000323935 A JP 2000323935A
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Abstract
(57)【要約】
【課題】 異なる種類のトランジスタを用いることなく
トランジスタ単体で出力回路を構成した場合に比して大
きな出力振幅を得ることのできるようにする。 【解決手段】 第１及び第２のトランジスタ１,２に
は、負荷抵抗器９を介して電源電圧Ｖccとアースとの間
に直列接続されており、電源電圧Ｖccを第１及び第２の
トランジスタ１,２で分担するようになっており、第１
のトランジスタ１のベース電流が増加して第２のトラン
ジスタ２が飽和状態となると、第２のトランジスタ２の
ベース電位の低下と共に、第１のトランジスタ１のコレ
クタ電圧も徐々に低下して、出力電圧も低下するものと
なっている。
トランジスタ単体で出力回路を構成した場合に比して大
きな出力振幅を得ることのできるようにする。 【解決手段】 第１及び第２のトランジスタ１,２に
は、負荷抵抗器９を介して電源電圧Ｖccとアースとの間
に直列接続されており、電源電圧Ｖccを第１及び第２の
トランジスタ１,２で分担するようになっており、第１
のトランジスタ１のベース電流が増加して第２のトラン
ジスタ２が飽和状態となると、第２のトランジスタ２の
ベース電位の低下と共に、第１のトランジスタ１のコレ
クタ電圧も徐々に低下して、出力電圧も低下するものと
なっている。
Description
【０００１】
【発明の属する技術分野】本発明は、入力された信号を
所定のレベルで出力する出力回路に係り、特に、耐電圧
の向上を図ったものに関する。
所定のレベルで出力する出力回路に係り、特に、耐電圧
の向上を図ったものに関する。
【０００２】
【従来の技術】半導体集積回路において、出力信号とし
て比較的大きな振幅を得ようとする場合等に他の回路部
分とは異なる構成の出力回路が必要となることがある。
例えば、ＰＬＬ(PhaseLockedLoop)回路において用いら
れる位相比較器の出力段に、その前段の信号振幅に比し
て大きな信号振幅を得ることができるチャージポンプ部
と称される出力回路が設けられることがある。図４に
は、そのような半導体集積回路において用いられる出力
回路の一回路構成例が示されており、以下、同図を参照
しつつこの従来の出力回路について説明する。この出力
回路は、接合型ＦＥＴ(JunctionFieldEffectTransisto
r)とｎｐｎ形トランジスタＱが直列接続されてなり、接
合型ＦＥＴのドレインには、負荷抵抗器ＲLを介して電
源電圧Ｖccが印加される一方、ｎｐｎ形トランジスタの
エミッタは接地され、そのベースには前段からの信号が
印加されるよう構成されたものである。
て比較的大きな振幅を得ようとする場合等に他の回路部
分とは異なる構成の出力回路が必要となることがある。
例えば、ＰＬＬ(PhaseLockedLoop)回路において用いら
れる位相比較器の出力段に、その前段の信号振幅に比し
て大きな信号振幅を得ることができるチャージポンプ部
と称される出力回路が設けられることがある。図４に
は、そのような半導体集積回路において用いられる出力
回路の一回路構成例が示されており、以下、同図を参照
しつつこの従来の出力回路について説明する。この出力
回路は、接合型ＦＥＴ(JunctionFieldEffectTransisto
r)とｎｐｎ形トランジスタＱが直列接続されてなり、接
合型ＦＥＴのドレインには、負荷抵抗器ＲLを介して電
源電圧Ｖccが印加される一方、ｎｐｎ形トランジスタの
エミッタは接地され、そのベースには前段からの信号が
印加されるよう構成されたものである。
【０００３】かかる構成においては、電源電圧を接合型
ＦＥＴとｎｐｎ形トランジスタＱとで分担することで、
ｎｐｎ形トランジスタＱに耐電圧以上の電圧が印加され
ないようにしつつ、接合型ＦＥＴのドレインに接続され
た出力端子２１からは、ｎｐｎ形トランジスタＱが単体
で出力段を構成した場合より大きい出力振幅が得られる
ようになっている。
ＦＥＴとｎｐｎ形トランジスタＱとで分担することで、
ｎｐｎ形トランジスタＱに耐電圧以上の電圧が印加され
ないようにしつつ、接合型ＦＥＴのドレインに接続され
た出力端子２１からは、ｎｐｎ形トランジスタＱが単体
で出力段を構成した場合より大きい出力振幅が得られる
ようになっている。
【０００４】
【発明が解決しようとする課題】ところで、このような
回路をバイポーラ型半導体集積回路上で実現するには、
半導体基板上にエピタキシャル層を成長させ、そこに抵
抗器等の回路素子が形成されると共に、従来の接合型Ｆ
ＥＴは、そのエピタキシャル層をいわゆるチャンネルと
した構造で形成されるものとなる。しかしながら、この
ように接合型ＦＥＴとバイポーラトランジスタとを同一
の基板上に形成することにより次のような問題が生ず
る。すなわち、まず、接合型ＦＥＴとバイポーラトラン
ジスタとが同一基板上に形成されてなる半導体集積回路
において、出力回路を除く他の回路部分の多くが例えば
５ｖを電源電圧とするものであれば、バイポーラトラン
ジスタは、この電源電圧５ｖに留意した半導体製造プロ
セスで設計される。このような製造プロセスにおいて
は、一般的には集積度の向上や高速化の観点からエピタ
キシャル層の厚さは、高耐圧に留意した製造プロセスの
場合に比して薄いものとなる。
回路をバイポーラ型半導体集積回路上で実現するには、
半導体基板上にエピタキシャル層を成長させ、そこに抵
抗器等の回路素子が形成されると共に、従来の接合型Ｆ
ＥＴは、そのエピタキシャル層をいわゆるチャンネルと
した構造で形成されるものとなる。しかしながら、この
ように接合型ＦＥＴとバイポーラトランジスタとを同一
の基板上に形成することにより次のような問題が生ず
る。すなわち、まず、接合型ＦＥＴとバイポーラトラン
ジスタとが同一基板上に形成されてなる半導体集積回路
において、出力回路を除く他の回路部分の多くが例えば
５ｖを電源電圧とするものであれば、バイポーラトラン
ジスタは、この電源電圧５ｖに留意した半導体製造プロ
セスで設計される。このような製造プロセスにおいて
は、一般的には集積度の向上や高速化の観点からエピタ
キシャル層の厚さは、高耐圧に留意した製造プロセスの
場合に比して薄いものとなる。
【０００５】このため、このようなエピタキシャル層を
ゲートとする接合型ＦＥＴは、チャンネル幅が狭くなる
ため、チャンネル抵抗が高くなり、その結果、必要な電
流能力を得るにはその占有面積を大きくしなければなら
ず、集積回路全体のチップサイズが大きくなってしまい
小型化の要求を満足することができなくなるという問題
を生ずる。一方、上述したようなバイポーラトランジス
タの電源電圧５ｖに留意した半導体製造プロセスで集積
回路全体の設計を行うことに代えて、接合型ＦＥＴに主
眼をおいた設計をした場合には、エピタキシャル層を厚
くすることができるので、エピタキシャル層の面積が大
きくなるようなことは回避できるが、逆に、他の回路素
子のサイズが大きくなり、結局は、集積回路のチップ面
積も大きくなってしまい、高価なものとなってしまう。
ゲートとする接合型ＦＥＴは、チャンネル幅が狭くなる
ため、チャンネル抵抗が高くなり、その結果、必要な電
流能力を得るにはその占有面積を大きくしなければなら
ず、集積回路全体のチップサイズが大きくなってしまい
小型化の要求を満足することができなくなるという問題
を生ずる。一方、上述したようなバイポーラトランジス
タの電源電圧５ｖに留意した半導体製造プロセスで集積
回路全体の設計を行うことに代えて、接合型ＦＥＴに主
眼をおいた設計をした場合には、エピタキシャル層を厚
くすることができるので、エピタキシャル層の面積が大
きくなるようなことは回避できるが、逆に、他の回路素
子のサイズが大きくなり、結局は、集積回路のチップ面
積も大きくなってしまい、高価なものとなってしまう。
【０００６】本発明は、上記実状に鑑みてなされたもの
で、接合型ＦＥＴを用いることなくトランジスタ単体で
出力回路を構成した場合に比して大きな出力振幅を得る
ことのできる高耐圧出力回路を提供するものである。本
発明の他の目的は、チップ面積の大型化や製造プロセス
の複雑化を招くことなく、トランジスタ単体で出力回路
を構成した場合に比して大きな出力振幅を得ることので
きる半導体集積回路に適した高耐圧出力回路を提供する
ことにある。
で、接合型ＦＥＴを用いることなくトランジスタ単体で
出力回路を構成した場合に比して大きな出力振幅を得る
ことのできる高耐圧出力回路を提供するものである。本
発明の他の目的は、チップ面積の大型化や製造プロセス
の複雑化を招くことなく、トランジスタ単体で出力回路
を構成した場合に比して大きな出力振幅を得ることので
きる半導体集積回路に適した高耐圧出力回路を提供する
ことにある。
【０００７】
【課題を解決するための手段】上記発明の課題を達成す
るため、本発明に係る高耐圧回路は、第１のバイポーラ
トランジスタと、前記第１のバイポーラトランジスタと
同一種類の第２のバイポーラトランジスタとが直列接続
され、前記第２のバイポーラトランジスタのコレクタに
は、負荷抵抗器を介して所定の第１の電圧が印加される
一方、前記第２のバイポーラトランジスタのベースに
は、所定のバイアス電圧が印加され、前記第１のバイポ
ーラトランジスタのエミッタは、第２の電圧に保持さ
れ、前記第１のバイポーラトランジスタのベースが入力
端とされる一方、前記第２のバイポーラトランジスタの
コレクタが出力端とされてなるものである。
るため、本発明に係る高耐圧回路は、第１のバイポーラ
トランジスタと、前記第１のバイポーラトランジスタと
同一種類の第２のバイポーラトランジスタとが直列接続
され、前記第２のバイポーラトランジスタのコレクタに
は、負荷抵抗器を介して所定の第１の電圧が印加される
一方、前記第２のバイポーラトランジスタのベースに
は、所定のバイアス電圧が印加され、前記第１のバイポ
ーラトランジスタのエミッタは、第２の電圧に保持さ
れ、前記第１のバイポーラトランジスタのベースが入力
端とされる一方、前記第２のバイポーラトランジスタの
コレクタが出力端とされてなるものである。
【０００８】かかる構成においては、第１のバイポーラ
トランジスタのベース電流が供給されていない状態にお
いては、第１の電圧（例えば電源電圧）と第２の電圧
（例えばアース電位）との電位差が第１及び第２のバイ
ポーラトランジスタで分担されることとなる。一方、第
１のバイポーラトランジスタのベース電流が供給され
て、コレクタ電流が増加して、遂には第２のバイポーラ
トランジスタが飽和状態に入ると、第１のトランジスタ
へは第２のバイポーラトランジスタのベース電流も引き
込まれて流れることとなり、第２のバイポーラトランジ
スタのベース電位が低下し、出力端の電圧が降下するよ
うに動作するものとなっている。
トランジスタのベース電流が供給されていない状態にお
いては、第１の電圧（例えば電源電圧）と第２の電圧
（例えばアース電位）との電位差が第１及び第２のバイ
ポーラトランジスタで分担されることとなる。一方、第
１のバイポーラトランジスタのベース電流が供給され
て、コレクタ電流が増加して、遂には第２のバイポーラ
トランジスタが飽和状態に入ると、第１のトランジスタ
へは第２のバイポーラトランジスタのベース電流も引き
込まれて流れることとなり、第２のバイポーラトランジ
スタのベース電位が低下し、出力端の電圧が降下するよ
うに動作するものとなっている。
【０００９】また、本発明に係る高耐圧出力回路は、ベ
ースが入力端とされる第１のバイポーラトランジスタ
と、前記第１のバイポーラトランジスタと同一種類の複
数のバイポーラトランジスタとが直列接続され、前記複
数のバイポーラトランジスタの内、最端部に位置するバ
イポーラトランジスタのコレクタには、負荷抵抗器を介
して所定の第１の電圧が印加され、前記第１のトランジ
スタのエミッタは、第２の電圧に保持される一方、前記
複数のバイポーラトランジスタの各々のベースには、そ
れぞれ所定のバイアス電圧が印加され、前記最端部に位
置するバイポーラトランジスタのコレクタが出力端とさ
れてなるものも好適である。
ースが入力端とされる第１のバイポーラトランジスタ
と、前記第１のバイポーラトランジスタと同一種類の複
数のバイポーラトランジスタとが直列接続され、前記複
数のバイポーラトランジスタの内、最端部に位置するバ
イポーラトランジスタのコレクタには、負荷抵抗器を介
して所定の第１の電圧が印加され、前記第１のトランジ
スタのエミッタは、第２の電圧に保持される一方、前記
複数のバイポーラトランジスタの各々のベースには、そ
れぞれ所定のバイアス電圧が印加され、前記最端部に位
置するバイポーラトランジスタのコレクタが出力端とさ
れてなるものも好適である。
【００１０】かかる構成においては、第１のバイポーラ
トランジスタのベース電流が供給されていない状態にお
いては、第１の電圧（例えば電源電圧）と第２の電圧
（例えばアース電位）との電位差が第１と他の複数のバ
イポーラトランジスタで分担されることとなる。一方、
第１のバイポーラトランジスタのベース電流が供給さ
れ、コレクタ電流が増加すると、コレクタが第１の電圧
に保持されたバイポーラトランジスタから順に飽和状態
となり、その飽和状態となったバイポーラトランジスタ
のベース電流が第１のトランジスタのコレクタ電流とし
て引き込まれてゆき、その飽和状態のバイポーラトラン
ジスタのベース電位が低下すると共に、出力端の電圧が
降下するように動作するものとなっている。
トランジスタのベース電流が供給されていない状態にお
いては、第１の電圧（例えば電源電圧）と第２の電圧
（例えばアース電位）との電位差が第１と他の複数のバ
イポーラトランジスタで分担されることとなる。一方、
第１のバイポーラトランジスタのベース電流が供給さ
れ、コレクタ電流が増加すると、コレクタが第１の電圧
に保持されたバイポーラトランジスタから順に飽和状態
となり、その飽和状態となったバイポーラトランジスタ
のベース電流が第１のトランジスタのコレクタ電流とし
て引き込まれてゆき、その飽和状態のバイポーラトラン
ジスタのベース電位が低下すると共に、出力端の電圧が
降下するように動作するものとなっている。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１乃至図３を参照しつつ説明する。なお、以下に
説明する部材、配置等は本発明を限定するものではな
く、本発明の趣旨の範囲内で種々改変することができる
ものである。最初に、第１の回路構成例について、図１
を参照しつつ説明する。この高耐圧出力回路Ｓ１は、２
つのバイポーラトランジスタを主たる構成要素としてな
るものである。すなわち、高耐圧出力回路Ｓ１は、ｎｐ
ｎ形の第１のトランジスタ（図１においては「Ｑ１」と
表記）１と、同じくｎｐｎ形の第２のトランジスタ（図
１においては「Ｑ２」と表記）２とを有し、第１のトラ
ンジスタ１のコレクタと第２のトランジスタ２のエミッ
タとが接続される一方、第２のトランジスタ２のコレク
タには、負荷抵抗器９及び電源端子１３を介して第１の
電圧としての所定の電源電圧Ｖccが印加されるようにな
っている。また、第１のトランジスタ１のエミッタは、
アースに接続されて、第２の電圧として零電位に保持さ
れており、第１及び第２のトランジスタ１，２は、いわ
ば直列接続された状態とされている。
て、図１乃至図３を参照しつつ説明する。なお、以下に
説明する部材、配置等は本発明を限定するものではな
く、本発明の趣旨の範囲内で種々改変することができる
ものである。最初に、第１の回路構成例について、図１
を参照しつつ説明する。この高耐圧出力回路Ｓ１は、２
つのバイポーラトランジスタを主たる構成要素としてな
るものである。すなわち、高耐圧出力回路Ｓ１は、ｎｐ
ｎ形の第１のトランジスタ（図１においては「Ｑ１」と
表記）１と、同じくｎｐｎ形の第２のトランジスタ（図
１においては「Ｑ２」と表記）２とを有し、第１のトラ
ンジスタ１のコレクタと第２のトランジスタ２のエミッ
タとが接続される一方、第２のトランジスタ２のコレク
タには、負荷抵抗器９及び電源端子１３を介して第１の
電圧としての所定の電源電圧Ｖccが印加されるようにな
っている。また、第１のトランジスタ１のエミッタは、
アースに接続されて、第２の電圧として零電位に保持さ
れており、第１及び第２のトランジスタ１，２は、いわ
ば直列接続された状態とされている。
【００１２】また、第１の抵抗器５と第２の抵抗器６と
が直列接続されて、第１の抵抗器５の一方の端子は、電
源端子１３に接続される一方、第２の抵抗器６の一端
は、アースに接続されている。そして、これら第１及び
第２の抵抗器５，６の接続点は、第２のトランジスタ２
のベースに接続されており、第１の抵抗器５と第２の抵
抗器６の抵抗値によって定まるいわゆる分圧比に応じた
電源電圧Ｖccの分圧電圧が、第２のトランジスタ２のベ
ースにバイアス電圧として印加されるようになってい
る。そして、第１のトランジスタ１のベースに図示され
ない前段の回路からの信号が入力端子１１を介して印加
され、後述するような動作により第２のトランジスタ２
のコレクタに接続された出力端子１２から出力信号が得
られるようになっている。
が直列接続されて、第１の抵抗器５の一方の端子は、電
源端子１３に接続される一方、第２の抵抗器６の一端
は、アースに接続されている。そして、これら第１及び
第２の抵抗器５，６の接続点は、第２のトランジスタ２
のベースに接続されており、第１の抵抗器５と第２の抵
抗器６の抵抗値によって定まるいわゆる分圧比に応じた
電源電圧Ｖccの分圧電圧が、第２のトランジスタ２のベ
ースにバイアス電圧として印加されるようになってい
る。そして、第１のトランジスタ１のベースに図示され
ない前段の回路からの信号が入力端子１１を介して印加
され、後述するような動作により第２のトランジスタ２
のコレクタに接続された出力端子１２から出力信号が得
られるようになっている。
【００１３】次に、上記構成における動作について、図
２を参照しつつ説明する。まず、前提条件として第１の
抵抗器５の抵抗値をＲ１、第２の抵抗器６の抵抗値をＲ
２とすれば、これらは同一の抵抗値、すなわち、Ｒ１＝
Ｒ２に設定されているものとする。また、図２におい
て、横軸は、第１のトランジスタ１のベース電流を、縦
軸は、出力端子１２における電圧または第１のトランジ
スタ１のコレクタ電圧を表すものとする。最初に、第１
のトランジスタ１のベース電流が供給されていない状態
にある場合、すなわち、図２においては、Ａ点で示され
た領域における動作について説明する。この場合、第１
及び第２のトランジスタ１，２のいずれにも電流が流れ
ないため、第２のトランジスタ２のベースには、電源ラ
インとアース間の電圧、すなわち、電源電圧Ｖccを第１
及び第２の抵抗器５，６による分圧比で分圧した分圧電
圧が印加されることとなる。ここで、分圧電圧は、先の
前提条件より、Ｖcc×｛Ｒ２／（Ｒ１＋Ｒ２）｝＝Ｖｃ
ｃ／２となる。また、この場合、第２のトランジスタ２
は電流が流れていないため、そのベース・エミッタ間電
圧Ｖbe2は、ほぼ０ｖであり、そのため、第１のトラン
ジスタ１のコレクタ・エミッタ間の電圧Ｖce1は、第２
のトランジスタ２のベース電圧同様、Ｖｃｃ／２とな
る。
２を参照しつつ説明する。まず、前提条件として第１の
抵抗器５の抵抗値をＲ１、第２の抵抗器６の抵抗値をＲ
２とすれば、これらは同一の抵抗値、すなわち、Ｒ１＝
Ｒ２に設定されているものとする。また、図２におい
て、横軸は、第１のトランジスタ１のベース電流を、縦
軸は、出力端子１２における電圧または第１のトランジ
スタ１のコレクタ電圧を表すものとする。最初に、第１
のトランジスタ１のベース電流が供給されていない状態
にある場合、すなわち、図２においては、Ａ点で示され
た領域における動作について説明する。この場合、第１
及び第２のトランジスタ１，２のいずれにも電流が流れ
ないため、第２のトランジスタ２のベースには、電源ラ
インとアース間の電圧、すなわち、電源電圧Ｖccを第１
及び第２の抵抗器５，６による分圧比で分圧した分圧電
圧が印加されることとなる。ここで、分圧電圧は、先の
前提条件より、Ｖcc×｛Ｒ２／（Ｒ１＋Ｒ２）｝＝Ｖｃ
ｃ／２となる。また、この場合、第２のトランジスタ２
は電流が流れていないため、そのベース・エミッタ間電
圧Ｖbe2は、ほぼ０ｖであり、そのため、第１のトラン
ジスタ１のコレクタ・エミッタ間の電圧Ｖce1は、第２
のトランジスタ２のベース電圧同様、Ｖｃｃ／２とな
る。
【００１４】一方、第２のトランジスタ２のコレクタ・
エミッタ間の電圧Ｖce2は、第２のトランジスタ２のコ
レクタ電流が流れず、負荷抵抗器９には電圧降下が生じ
ないため、Ｖce2＝Ｖcc−Ｖce1＝Ｖcc−（Ｖcc／２）の
電圧となる。すなわち、第１のトランジスタ１にベース
電流が供給されず、第１及び第２のトランジスタ１，２
が共に非動作状態となる際には、これら第１及び第２の
トランジスタ１，２には、電源電圧がＶccであるにも関
わらず、電源電圧のほぼ１／２の電圧がそれぞれ印加さ
れるだけとなる。
エミッタ間の電圧Ｖce2は、第２のトランジスタ２のコ
レクタ電流が流れず、負荷抵抗器９には電圧降下が生じ
ないため、Ｖce2＝Ｖcc−Ｖce1＝Ｖcc−（Ｖcc／２）の
電圧となる。すなわち、第１のトランジスタ１にベース
電流が供給されず、第１及び第２のトランジスタ１，２
が共に非動作状態となる際には、これら第１及び第２の
トランジスタ１，２には、電源電圧がＶccであるにも関
わらず、電源電圧のほぼ１／２の電圧がそれぞれ印加さ
れるだけとなる。
【００１５】次に、第１のトランジスタ１のベースにベ
ース電流が供給される場合について説明する。まず、第
１のトランジスタ１のベース電流が供給され始めて、ベ
ース電流が零の状態から徐々に所定値まで増加してゆく
場合、すなわち、図２において、Ａ点からＢ点までの領
域の動作について説明する。第１のトランジスタ１へ図
示されない前段の回路からベース電流が注入され始める
と、それに伴い第１のトランジスタ１のコレクタ電流も
流れ始める。ここで、第２のトランジスタ２は、ベース
接地であり、未だ飽和してない状態であれば、ベース電
流は無視できる程度に小さいため、第１のトランジスタ
１のコレクタ電流とほぼ同じ電流がコレクタ電流として
流れ始めることとなる。
ース電流が供給される場合について説明する。まず、第
１のトランジスタ１のベース電流が供給され始めて、ベ
ース電流が零の状態から徐々に所定値まで増加してゆく
場合、すなわち、図２において、Ａ点からＢ点までの領
域の動作について説明する。第１のトランジスタ１へ図
示されない前段の回路からベース電流が注入され始める
と、それに伴い第１のトランジスタ１のコレクタ電流も
流れ始める。ここで、第２のトランジスタ２は、ベース
接地であり、未だ飽和してない状態であれば、ベース電
流は無視できる程度に小さいため、第１のトランジスタ
１のコレクタ電流とほぼ同じ電流がコレクタ電流として
流れ始めることとなる。
【００１６】その結果、負荷抵抗器９にも電流が流れる
ため、その電流の大きさに比例した電圧降下が発生し、
出力端子１２における電圧は、Ｖcc−ＲL×Ｉとなる
（図２の実線の特性線参照）。なお、ここで、ＲLは、
負荷抵抗器９の抵抗値、Ｉは、負荷抵抗器９を流れる電
流であるとする。そして、この場合、第２のトランジス
タ２のベース電流は、先に述べたように小さく無視でき
るとすれば、ベース電位の降下も無視することができ、
その結果、第１のトランジスタ１のコレクタ・エミッタ
間の電圧Ｖce1は、Ｖce1＝（Ｖcc／２）−Ｖbe2とな
る。ここで、Ｖbe2は、第２のトランジスタ２のベース
・エミッタ間電圧である。また、第２のトランジスタ２
のコレクタ・エミッタ間の電圧Ｖce2は、Ｖce2＝（出力
端子１２の電圧）−Ｖbe2となる。入力電流の増加に伴
い第１のトランジスタ１のコレクタ電流が増加すると、
やがて負荷抵抗器９における電圧降下ＲL×Ｉが大きく
なり、第２のトランジスタ２のコレクタ・エミッタ間の
電圧Ｖce2が飽和状態に入ることとなる（図２において
はＢ点にあたる）。
ため、その電流の大きさに比例した電圧降下が発生し、
出力端子１２における電圧は、Ｖcc−ＲL×Ｉとなる
（図２の実線の特性線参照）。なお、ここで、ＲLは、
負荷抵抗器９の抵抗値、Ｉは、負荷抵抗器９を流れる電
流であるとする。そして、この場合、第２のトランジス
タ２のベース電流は、先に述べたように小さく無視でき
るとすれば、ベース電位の降下も無視することができ、
その結果、第１のトランジスタ１のコレクタ・エミッタ
間の電圧Ｖce1は、Ｖce1＝（Ｖcc／２）−Ｖbe2とな
る。ここで、Ｖbe2は、第２のトランジスタ２のベース
・エミッタ間電圧である。また、第２のトランジスタ２
のコレクタ・エミッタ間の電圧Ｖce2は、Ｖce2＝（出力
端子１２の電圧）−Ｖbe2となる。入力電流の増加に伴
い第１のトランジスタ１のコレクタ電流が増加すると、
やがて負荷抵抗器９における電圧降下ＲL×Ｉが大きく
なり、第２のトランジスタ２のコレクタ・エミッタ間の
電圧Ｖce2が飽和状態に入ることとなる（図２において
はＢ点にあたる）。
【００１７】そして、さらに第１のトランジスタ１のコ
レクタ電流が増してゆくと、第２のトランジスタ２のエ
ミッタ電流も増すが、電流増幅率ｈfeが極端に低下し、
そのままでは、第２のトランジスタ２は第１のトランジ
スタ１へ電流を流すことができなくなるので、不足分が
第２のトランジスタ２のベースからも供給されるように
なる。図２においては、Ｂ点からＣ点にかけての領域が
この場合の動作状態にあたる。第２のトランジスタ２の
ベースからも電流供給がなされるようになると、第２の
トランジスタ２は飽和状態のままで、そのベース電位
は、流れるベース電流に比例して生ずる第１の抵抗器５
における電圧降下分だけ低下してゆくこととなる。それ
に伴い、第２のトランジスタ２のコレクタ電位も低下し
てゆき、同時に出力端子１２における電位も低下してゆ
くこととなる（図２のＢ点乃至Ｃ点の間参照）。
レクタ電流が増してゆくと、第２のトランジスタ２のエ
ミッタ電流も増すが、電流増幅率ｈfeが極端に低下し、
そのままでは、第２のトランジスタ２は第１のトランジ
スタ１へ電流を流すことができなくなるので、不足分が
第２のトランジスタ２のベースからも供給されるように
なる。図２においては、Ｂ点からＣ点にかけての領域が
この場合の動作状態にあたる。第２のトランジスタ２の
ベースからも電流供給がなされるようになると、第２の
トランジスタ２は飽和状態のままで、そのベース電位
は、流れるベース電流に比例して生ずる第１の抵抗器５
における電圧降下分だけ低下してゆくこととなる。それ
に伴い、第２のトランジスタ２のコレクタ電位も低下し
てゆき、同時に出力端子１２における電位も低下してゆ
くこととなる（図２のＢ点乃至Ｃ点の間参照）。
【００１８】さらに第１のトランジスタ１のベース電流
が増加してゆくと、ついには第１のトランジスタ１も飽
和状態に至り（図２においてＣ点の状態）、出力端子１
２における電圧低下もそこで停止することとなる。この
状態においては、第１及び第２のトランジスタ１，２い
ずれもが飽和状態にあるため、出力端子１２における電
位は、２×ＶceSATとなる。ここで、ＶceSATは、第１及
び第２のトランジスタ１，２の飽和電圧であり、いずれ
も同じ値であると仮定した場合のものである。
が増加してゆくと、ついには第１のトランジスタ１も飽
和状態に至り（図２においてＣ点の状態）、出力端子１
２における電圧低下もそこで停止することとなる。この
状態においては、第１及び第２のトランジスタ１，２い
ずれもが飽和状態にあるため、出力端子１２における電
位は、２×ＶceSATとなる。ここで、ＶceSATは、第１及
び第２のトランジスタ１，２の飽和電圧であり、いずれ
も同じ値であると仮定した場合のものである。
【００１９】次に、第２の回路構成例について、図３を
参照しつつ説明する。なお、図１に示された回路構成例
における構成要素と同一のものについては、同一の符号
を付して、その詳細な説明は省略し、以下、異なる点を
中心に説明することとする。この第２の回路構成例にお
ける高耐圧出力回路Ｓ２は、直列接続されるトランジス
タを先の図１に示された回路構成例よりさらに一つ追加
し、全部で３つのトランジスタを直列接続して構成した
ものである。すなわち、この高耐圧出力回路Ｓ２は、第
１のトランジスタ１と第２のトランジスタ２の間に第３
のトランジスタ（図３においては「Ｑ３」と表記）３を
設け、これらが次述するように直列接続された状態に設
けられてなるものである。なお、これら３つのトランジ
スタ１〜３は、いずれもｎｐｎ形のものである。
参照しつつ説明する。なお、図１に示された回路構成例
における構成要素と同一のものについては、同一の符号
を付して、その詳細な説明は省略し、以下、異なる点を
中心に説明することとする。この第２の回路構成例にお
ける高耐圧出力回路Ｓ２は、直列接続されるトランジス
タを先の図１に示された回路構成例よりさらに一つ追加
し、全部で３つのトランジスタを直列接続して構成した
ものである。すなわち、この高耐圧出力回路Ｓ２は、第
１のトランジスタ１と第２のトランジスタ２の間に第３
のトランジスタ（図３においては「Ｑ３」と表記）３を
設け、これらが次述するように直列接続された状態に設
けられてなるものである。なお、これら３つのトランジ
スタ１〜３は、いずれもｎｐｎ形のものである。
【００２０】第１のトランジスタ１のコレクタは、第３
のトランジスタ３のエミッタに接続され、この第３のト
ランジスタ３のコレクタには、３つのトランジスタ１か
ら３の直列部分の一方の最端部に位置する第２のトラン
ジスタ２のエミッタが接続されて、第１乃至第３のトラ
ンジスタ１〜３が出力端子１２とアースとの間に直列接
続されたものとなっている。また、電源端子１３とアー
スとの間には、第３の抵抗器７と第４の抵抗器８が、電
源端子１３側からこの順で直列接続されており、第３及
び第４の抵抗器７，８の相互の接続点は、第３のトラン
ジスタ３のベースに接続されて、所定のバイアス電圧が
印加されるようになっている。
のトランジスタ３のエミッタに接続され、この第３のト
ランジスタ３のコレクタには、３つのトランジスタ１か
ら３の直列部分の一方の最端部に位置する第２のトラン
ジスタ２のエミッタが接続されて、第１乃至第３のトラ
ンジスタ１〜３が出力端子１２とアースとの間に直列接
続されたものとなっている。また、電源端子１３とアー
スとの間には、第３の抵抗器７と第４の抵抗器８が、電
源端子１３側からこの順で直列接続されており、第３及
び第４の抵抗器７，８の相互の接続点は、第３のトラン
ジスタ３のベースに接続されて、所定のバイアス電圧が
印加されるようになっている。
【００２１】次に、かかる構成における動作について説
明する。なお、基本的な動作は、先の図１に示された回
路構成例におけるものと同様であるので、以下、異なる
点を中心に説明することとする。まず、第１及び第２の
抵抗器５，６の相互の接続点に得られる分圧電圧をＶB
1、第３及び第４の抵抗器７，８の相互の接続点に得ら
れる分圧電圧をＶB2とすると、ＶB1＞ＶB2が満足される
ように第１乃至第４の抵抗器５〜８の抵抗値を設定する
ことにより、第１乃至第３のトランジスタ１〜３は、第
１のトランジスタ１のベース電流が供給されない場合、
これら分圧電圧ＶB1，ＶB2に応じた電圧を分担すること
となる。
明する。なお、基本的な動作は、先の図１に示された回
路構成例におけるものと同様であるので、以下、異なる
点を中心に説明することとする。まず、第１及び第２の
抵抗器５，６の相互の接続点に得られる分圧電圧をＶB
1、第３及び第４の抵抗器７，８の相互の接続点に得ら
れる分圧電圧をＶB2とすると、ＶB1＞ＶB2が満足される
ように第１乃至第４の抵抗器５〜８の抵抗値を設定する
ことにより、第１乃至第３のトランジスタ１〜３は、第
１のトランジスタ１のベース電流が供給されない場合、
これら分圧電圧ＶB1，ＶB2に応じた電圧を分担すること
となる。
【００２２】すなわち、例えば、第１及び第２の抵抗器
５，６の抵抗値を、相互の比がＲ１：Ｒ２＝１：２とな
るように設定し、一方、第３及び第４の抵抗器７，８の
抵抗値を、相互の比がＲ３：Ｒ４＝２：１となるように
設定したとする。この場合、ＶB1＝Ｖcc×｛Ｒ２／（Ｒ
１＋Ｒ２）｝＝２Ｖcc／３となり、また、ＶB2＝Ｖcc×
｛Ｒ４／（Ｒ３＋Ｒ４）｝＝Ｖcc／３となる。したがっ
て、第１のトランジスタ１のベース電流が零の状態にお
いては、第１乃至第３のトランジスタ１〜３のそれぞれ
のコレクタ・エミッタ間電圧は、いずれもほぼＶcc／３
となる。
５，６の抵抗値を、相互の比がＲ１：Ｒ２＝１：２とな
るように設定し、一方、第３及び第４の抵抗器７，８の
抵抗値を、相互の比がＲ３：Ｒ４＝２：１となるように
設定したとする。この場合、ＶB1＝Ｖcc×｛Ｒ２／（Ｒ
１＋Ｒ２）｝＝２Ｖcc／３となり、また、ＶB2＝Ｖcc×
｛Ｒ４／（Ｒ３＋Ｒ４）｝＝Ｖcc／３となる。したがっ
て、第１のトランジスタ１のベース電流が零の状態にお
いては、第１乃至第３のトランジスタ１〜３のそれぞれ
のコレクタ・エミッタ間電圧は、いずれもほぼＶcc／３
となる。
【００２３】一方、第１のトランジスタ１のベースにベ
ース電流が供給され始めた場合の動作については、第１
のトランジスタ１のベース電流の増加と共に第２のトラ
ンジスタ２、第３のトランジスタ３、第１のトランジス
タ１の順で順次飽和に至る点を除けば、その基本的な動
作は、先の図１に示された回路構成例の場合と同様であ
る。すなわち、先の図１に示された回路構成例において
は、第１のトランジスタ１のベース電流が増加し、出力
電圧が大凡Ｖcc／２付近で第２のトランジスタ２が飽和
状態となり、その後、第１のトランジスタ１のコレクタ
電圧は、ベース電流のさらなる増大と共に低下してゆく
ものであった（図２参照）。
ース電流が供給され始めた場合の動作については、第１
のトランジスタ１のベース電流の増加と共に第２のトラ
ンジスタ２、第３のトランジスタ３、第１のトランジス
タ１の順で順次飽和に至る点を除けば、その基本的な動
作は、先の図１に示された回路構成例の場合と同様であ
る。すなわち、先の図１に示された回路構成例において
は、第１のトランジスタ１のベース電流が増加し、出力
電圧が大凡Ｖcc／２付近で第２のトランジスタ２が飽和
状態となり、その後、第１のトランジスタ１のコレクタ
電圧は、ベース電流のさらなる増大と共に低下してゆく
ものであった（図２参照）。
【００２４】これに対して、この第２の回路構成例の場
合には、第１のトランジスタ１のベース電流の増大によ
り、最初に第２のトランジスタ２が飽和状態となり、さ
らなる第１のトランジスタ１のベース電流の増大によ
り、次に第３のトランジスタ３が飽和状態となり、その
後、第１のトランジスタ１のコレクタ電圧は、先の第１
の回路構成例の場合と同様にベース電流の増大と共に低
下してゆくものとなる。
合には、第１のトランジスタ１のベース電流の増大によ
り、最初に第２のトランジスタ２が飽和状態となり、さ
らなる第１のトランジスタ１のベース電流の増大によ
り、次に第３のトランジスタ３が飽和状態となり、その
後、第１のトランジスタ１のコレクタ電圧は、先の第１
の回路構成例の場合と同様にベース電流の増大と共に低
下してゆくものとなる。
【００２５】例えば、先に述べたように、第１及び第２
の抵抗器１，２による分圧電圧ＶB1＝２Ｖcc／３、第３
及び第４の抵抗器３，４による分圧電圧ＶB2＝Ｖcc／３
と、それぞれ設定した場合、第２のトランジスタ２が飽
和状態となったところで、出力電圧は、大凡２Ｖcc／３
であり、第３のトランジスタ３が飽和状態となったとこ
ろで、出力電圧は、大凡Ｖcc／３となる。
の抵抗器１，２による分圧電圧ＶB1＝２Ｖcc／３、第３
及び第４の抵抗器３，４による分圧電圧ＶB2＝Ｖcc／３
と、それぞれ設定した場合、第２のトランジスタ２が飽
和状態となったところで、出力電圧は、大凡２Ｖcc／３
であり、第３のトランジスタ３が飽和状態となったとこ
ろで、出力電圧は、大凡Ｖcc／３となる。
【００２６】上述したいずれの回路構成例においてもｎ
ｐｎバイポーラトランジスタを用いたが、これに限定さ
れる必要はなく、ｐｎｐバイポーラトランジスタを用い
ても勿論良いものである。なお、この場合、トランジス
タの極性の違いに応じて、各部の電位、電流の設定がｎ
ｐｎバイポーラトランジスタを用いた場合と逆となるの
は当然のことである。また、直列接続されるトランジス
タの数は、上述した回路構成例に限定される必要はな
く、これ以外の複数個を直列接続しても勿論良いもので
ある。さらに、それぞれのトランジスタのバイアス電圧
を設定する各々の抵抗器（第１乃至第４の抵抗器５〜
８）を、定電流源に置き換えても基本的に上述したと同
様の動作を得ることができるものである。
ｐｎバイポーラトランジスタを用いたが、これに限定さ
れる必要はなく、ｐｎｐバイポーラトランジスタを用い
ても勿論良いものである。なお、この場合、トランジス
タの極性の違いに応じて、各部の電位、電流の設定がｎ
ｐｎバイポーラトランジスタを用いた場合と逆となるの
は当然のことである。また、直列接続されるトランジス
タの数は、上述した回路構成例に限定される必要はな
く、これ以外の複数個を直列接続しても勿論良いもので
ある。さらに、それぞれのトランジスタのバイアス電圧
を設定する各々の抵抗器（第１乃至第４の抵抗器５〜
８）を、定電流源に置き換えても基本的に上述したと同
様の動作を得ることができるものである。
【００２７】
【発明の効果】以上、述べたように、本発明によれば、
同一種類の複数のバイポーラトランジスタを直列接続し
て出力回路を構成するようにしたので、従来と異なり、
接合型ＦＥＴを用いることなく、トランジスタ単体で出
力回路を構成する場合に比して、より大きな出力電圧を
得ることができる。また、半導体素子としてバイポーラ
トランジスタだけを用いるようにしたので、従来と異な
り接合型ＦＥＴとバイポーラトランジスタとが混在する
ことにより、いずれの半導体素子にも適する製造プロセ
スを選択する困難さを回避できると共に、チップ面積の
大型化や製造プロセスの複雑化を招くことない半導体集
積回路に適した高耐圧出力回路を提供することができ
る。
同一種類の複数のバイポーラトランジスタを直列接続し
て出力回路を構成するようにしたので、従来と異なり、
接合型ＦＥＴを用いることなく、トランジスタ単体で出
力回路を構成する場合に比して、より大きな出力電圧を
得ることができる。また、半導体素子としてバイポーラ
トランジスタだけを用いるようにしたので、従来と異な
り接合型ＦＥＴとバイポーラトランジスタとが混在する
ことにより、いずれの半導体素子にも適する製造プロセ
スを選択する困難さを回避できると共に、チップ面積の
大型化や製造プロセスの複雑化を招くことない半導体集
積回路に適した高耐圧出力回路を提供することができ
る。
【図１】本発明の実施の形態における高耐圧出力回路の
第１の回路構成例を示す回路図である。
第１の回路構成例を示す回路図である。
【図２】図１に示された高耐圧出力回路における第１の
トランジスタのベース電流の変化に対する出力電圧の変
化及び第１のトランジスタのコレクタ電圧の変化を示す
特性線図である。
トランジスタのベース電流の変化に対する出力電圧の変
化及び第１のトランジスタのコレクタ電圧の変化を示す
特性線図である。
【図３】本発明の実施の形態における高耐圧出力回路の
第２の回路構成例を示す回路図である。
第２の回路構成例を示す回路図である。
【図４】従来回路の一回路構成例を示す回路図である。
１…第１のトランジスタ ２…第２のトランジスタ ３…第３のトランジスタ ５…第１の抵抗器 ６…第２の抵抗器 ７…第３の抵抗器 ８…第４の抵抗器 ９…負荷抵抗器 １１…入力端子 １２…出力端子
Claims (6)
- 【請求項１】 第１のバイポーラトランジスタと、前記
第１のバイポーラトランジスタと同一種類の第２のバイ
ポーラトランジスタとが直列接続され、 前記第２のバイポーラトランジスタのコレクタには、負
荷抵抗器を介して所定の第１の電圧が印加される一方、
前記第２のバイポーラトランジスタのベースには、所定
のバイアス電圧が印加され、 前記第１のバイポーラトランジスタのエミッタは、第２
の電圧に保持され、 前記第１のバイポーラトランジスタのベースが入力端と
される一方、 前記第２のバイポーラトランジスタのコレクタが出力端
とされてなることを特徴とする高耐圧出力回路。 - 【請求項２】 第１の抵抗器と第２の抵抗器とが直列接
続され、前記第１の抵抗器の一端は、第１の電圧に、前
記第２の抵抗器の一端は、第２の電圧に、それぞれ保持
され、 前記第１の抵抗器と前記第２の抵抗器の相互の接続点が
第２のバイポーラトランジスタのベースに接続されてな
ることを特徴とする請求項１記載の高耐圧出力回路。 - 【請求項３】 少なくともいずれか一方の抵抗器を定電
流源としたことを特徴とする請求項２記載の高耐圧出力
回路。 - 【請求項４】 ベースが入力端とされる第１のバイポー
ラトランジスタと、前記第１のバイポーラトランジスタ
と同一種類の複数のバイポーラトランジスタとが直列接
続され、 前記複数のバイポーラトランジスタの内、最端部に位置
するバイポーラトランジスタのコレクタには、負荷抵抗
器を介して所定の第１の電圧が印加され、 前記第１のトランジスタのエミッタは、第２の電圧に保
持される一方、 前記複数のバイポーラトランジスタの各々のベースに
は、それぞれ所定のバイアス電圧が印加され、 前記最端部に位置するバイポーラトランジスタのコレク
タが出力端とされてなることを特徴とする高耐圧出力回
路。 - 【請求項５】 各々のバイポーラトランジスタのバイア
ス電圧は、それぞれ少なくとも２つの抵抗器が直列接続
され、その直列部分の一端は第１の電圧に、他端は第２
の電圧に、それぞれ保持され、 前記２つの抵抗器の相互の接続点が前記バイポーラトラ
ンジスタのベースに接続されて得られることを特徴とす
る請求項４記載の高耐圧出力回路。 - 【請求項６】 ２つの抵抗器の内、すくなくとも一方を
定電流源としたことを特徴とする請求項５記載の高耐圧
出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11133660A JP2000323935A (ja) | 1999-05-14 | 1999-05-14 | 高耐圧出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11133660A JP2000323935A (ja) | 1999-05-14 | 1999-05-14 | 高耐圧出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000323935A true JP2000323935A (ja) | 2000-11-24 |
Family
ID=15109967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11133660A Pending JP2000323935A (ja) | 1999-05-14 | 1999-05-14 | 高耐圧出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000323935A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004062135A1 (de) * | 2004-12-23 | 2006-07-06 | Atmel Germany Gmbh | Verstärkerschaltung |
| KR20160045018A (ko) | 2014-10-16 | 2016-04-26 | 다이요 유덴 가부시키가이샤 | 탄성파 디바이스, 필터 및 분파기 |
| JP2016127589A (ja) * | 2014-12-30 | 2016-07-11 | スカイワークス ソリューションズ, インコーポレイテッドSkyworks Solutions, Inc. | 無線周波数入力信号の振幅調整による圧縮制御 |
| CN106704077A (zh) * | 2015-11-16 | 2017-05-24 | 联合汽车电子有限公司 | 点火线圈测试试验用电子火花塞 |
| US10097158B2 (en) | 2014-10-16 | 2018-10-09 | Taiyo Yuden Co., Ltd. | Acoustic wave device, filter, and duplexer |
-
1999
- 1999-05-14 JP JP11133660A patent/JP2000323935A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004062135A1 (de) * | 2004-12-23 | 2006-07-06 | Atmel Germany Gmbh | Verstärkerschaltung |
| US7466206B2 (en) | 2004-12-23 | 2008-12-16 | Atmel Germany Gmbh | Amplifier circuit |
| DE102004062135B4 (de) * | 2004-12-23 | 2010-09-23 | Atmel Automotive Gmbh | Verstärkerschaltung |
| KR20160045018A (ko) | 2014-10-16 | 2016-04-26 | 다이요 유덴 가부시키가이샤 | 탄성파 디바이스, 필터 및 분파기 |
| US10097158B2 (en) | 2014-10-16 | 2018-10-09 | Taiyo Yuden Co., Ltd. | Acoustic wave device, filter, and duplexer |
| JP2016127589A (ja) * | 2014-12-30 | 2016-07-11 | スカイワークス ソリューションズ, インコーポレイテッドSkyworks Solutions, Inc. | 無線周波数入力信号の振幅調整による圧縮制御 |
| JP2016127588A (ja) * | 2014-12-30 | 2016-07-11 | スカイワークス ソリューションズ, インコーポレイテッドSkyworks Solutions, Inc. | 電力増幅器の負荷調整による圧縮制御 |
| US10312867B2 (en) | 2014-12-30 | 2019-06-04 | Skyworks Solutions, Inc. | Methods, modules and devices for detecting a saturation condition of a power amplifier |
| US11057003B2 (en) | 2014-12-30 | 2021-07-06 | Skyworks Solutions, Inc. | Devices and methods for detecting a saturation condition of a power amplifier |
| US11637535B2 (en) | 2014-12-30 | 2023-04-25 | Skyworks Solutions, Inc. | Devices and methods for detecting a saturation condition of a power amplifier |
| CN106704077A (zh) * | 2015-11-16 | 2017-05-24 | 联合汽车电子有限公司 | 点火线圈测试试验用电子火花塞 |
| CN106704077B (zh) * | 2015-11-16 | 2018-12-25 | 联合汽车电子有限公司 | 点火线圈测试试验用电子火花塞 |
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