KR0113957Y1 - 인터널 3-상태 버스 구동 회로 - Google Patents
인터널 3-상태 버스 구동 회로Info
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Abstract
본 고안은 바이씨모스(BiCMOS)를 이용하는 인터널 3-상태 버스 구동 회로에 관한 것으로서, 종래의 기술에 있어서는 제3도 E와 같이 출력(C)이 하이일 경우, 그 출력(C)에 의한 부하 정전 용량에 도달하는 지연 시간이 크기 때문에 결국, 입력 신호(A)에 대한 출력(C)의 응답 속도가 느리게 되는 결점이 있었으나, 본 고안에서는 제3도 D와 같이 부하 정전 용량이 짧은 시간 동안에 커져 결국, 입력 신호(A)에 대한 출력(C)의 응답속도가 빨라지게 되므로 상술한 결점을 개선시킬 수 있는 것이다.
Description
제1도는 종래의 기술에 따른 인터널 3-상태 버스 구동 회로의 일 실시예를 나타낸 회로도.
제2도는 본 고안에 따른 인터널 3-상태 버스 구동 회로의 일 실시예를 나타낸 회로도.
제3도는 제1도와 제2도의 출력을 비교하기 위한 그래프.
* 도면의 주요부분에 대한 부호의 설명
1,3 : 제1,제2부정 회로 2 :부정 논리곱 회로
Q1 내지 Q6 : 제1 내지 제6트랜지스터
본 고안은 인터널 3-상태 버스 구동(internal 3-state bus driver) 회로에 관한 것으로 특히, 바이씨모스(BiCMOS)를 이용하는 인터널 3-상태 버스 구동 회로에 관한 것이다.
제1도는 종래의 기술에 따른 인터널 3-상태 버스 구동 회로의 일 실시예를 나타낸 회로도로, 제1부정 회로(1)에 입력 신호(A)가 인가되고 그 제1부정 회로(1)의 출력과 인에이블(enable) 신호(EN)는 부정 논리곱 회로(2)에 두 입력으로 각각 인가되며, 제1부정 회로(1)의 출력은 제2부정 회로(3)의 입력으로 인가된다.
이 때, 제1트랜지스터(Q1)의 드레인(drain)은 전원(VDD)에 접속되고 제1트랜지스터(Q1)의 소오스(source)는 제2트랜지스터(Q2)의 드레인에 연결되며, 제2트랜지스터(Q2)의 소오스는 제3트랜지스터(Q3)의 드레인에 접속되고 제3트랜지스터(Q3)의 소오스는 접지된다.
또한, 제1,제2,제3트랜지스터(transistor)(Q1,Q2,Q3)는 차례로 직렬로 접속되고 부정 논리곱 회로(2)의 출력, 제2부정 회로(3)의 출력 그리고 인에이블 신호(EN)는 제1,제2,제3트랜지스터(Q1,Q2,Q3)의 각 게이트(gate)에 각각 인가되어 이루어 진다.
이와 같이 이루어지는 종래 기술을 제3도를 참조하여 보면 먼저, 인에이블신호(EN)가 로우 상태이면 입력 신호(A)에 상관없이 제1,제4트랜지스터(Q1,Q4)는 오프 상태를 유지하므로 출력(C)은 고 임피던스(high impedance) 상태가 된다.
그리고, 인에이블 신호(EN)가 하이이고 입력 신호(A)도 하이이면, 각 회로(1-3)의 연산에 의해 제1,제4,제5트랜지스터(Q1,Q4,Q5)는 오프되고 제2,제3,제6트랜지스터(Q2,Q3,Q6)는 온되므로 출력(C)은 로우가 된다.
상기에 반해서 인에이블 신호(EN)가 하이이고 입력 신호(A)가 로우일 경우, 각 회로(1-3)의 연산에 의해 제1,제3,제4,제6트랜지스터(Q1,Q3,Q4,Q6)는 온되고 제2,제5트랜지스터(Q2,Q5)는 오프되므로 출력(C)은 하이가 된다.
그러나, 이와 같은 종래의 기술에 있어서는 제3도 E와 같이 출력(C)이 하이일 경우, 그 출력(C)에 의한부하 정전 용량에도달하는 지연 시간이 크기 때문에 결국, 입력 신호(A)에 대한 출력(C)의 응답 속도가 느리게 되는 결점이 있다.
본 고안은 이와 같은 종래의 결점을 해결하기 위하여 안출한 것으로, 입력신호에 대한 출력의 응답 속도를 빠르게 할 수 있는 인터널 3-상태 버스 구동 회로를 제공하는데 그 목적이 있다.
이하에서 이와 같은 목적을 달성하기 위한 본 고안은 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.
제2도를 참조하면, 제2도는 본 고안에 따른 인터널 3-상태 버스 구동회로의 일 실시예를 나타낸 회로도로, 제1부정 회로(1)에 입력 신호(A)가 인가되고 그 제1부정 회로(1)의 출력과 인에이블 신호(EN)는 부정 논리곱 회로(2)에 두 입력으로 각각 인가되며, 제1부정 회로(1)의 출력은 제2부정 회로(3)의 입력으로 인가된다.
이 때, 제1트랜지스터(Q1)의 드레인은 전원(VDD)에 접속되고 제1트랜지스터(Q1)의 소오스는 제2트랜지스터(Q2)의 드레인에 연결되며, 제2트랜지스터(Q2)의 소오스는 제3트랜지스터(Q3)의 드레인에 접속되고 제3트랜지스터(Q3)의 소오스는 접지된다.
또한, 제1,제2,제3트랜지스터(Q1,Q2,Q3)는 차례로 직렬로 접속되고 부정 논리곱 회로(2)의 출력, 제2부정 회로(3)의 출력 그리고 인에이블 신호(EN)는 제1, 제2,제3트랜지스터(Q1,Q2,Q3)의 각 게이터에 각각 인가되는 것은 종래와 같다.
그리고, 제4트랜지스터(Q4)의 콜렉터(collector)는 제1트랜지스터(Q1)의 드레인에 접속되는 동시에 전원(Vcc)에 연결되며, 제4트랜지스터(Q4)의 베이스(base)는 제1트랜지스터(Q1)의 소오스에 접속되고 제4트랜지스터(Q4)의 에미터(emitter)는 제5트랜지스터(Q5)의 콜렉터에 접속된다.
다음, 제5트랜지스터(Q5)의 에미터는 접지되고 베니스는 제6트랜지스터(Q6)의 드레인에 접속되고 제6트랜지스터(Q6)의 게이트에는 인에이블 신호(EN)가 인가되며, 제6트랜지스터(Q6)의 소오스는 저항기(resister)(R1)를 통해 접지된다.
이와 같이 이루어지는 본 고안을 제3도를 참조하여 보면, 먼저, 인에이블 신호(EN)가 로우 상태이면 입력 신호(A)에 상관없이 제1,제4트랜지스터(Q1,Q4)는 오프 상태를 유지하므로 출력(C)은 고임피던스 상태가 된다.
그리고, 인에이블 신호(EN)가 하이이고 입력 신호(A)는 로우이면, 각 회로(1-3)의 연산에 의해 제1,제3,제4,제6트랜지스터(Q1,Q3,Q4,Q6)는 온되고 제2,제5트랜지스터(Q2,Q5)는 오프되므로 출력(C)은 하이가 된다.
상기에 반해서 인에이블 신호(EN)가 하이이고 입력 신호(A)도 하이일 경우, 각 회로(1-3)의 연산에 의해 제2,제3,제6트랜지스터(Q2,Q3,Q6)는 온되고 제1,제4트랜지스터(Q1,Q4)는 오프되므로 출력(C)은 로우가 된다.
즉, 순수한 씨모스 기술을 이용하여 인터널 3-상태 버스 구동 회로를 구성하였을 때 보다 바이폴라(bipolar)와 씨모스를 접목한 바이씨모스 기술을 이용하여 인터널 3-상태 버스 구동 회로를 형성할 경우, 입력에서 출력으로의 전송 속도가 커져 출력(C)측의 부하 정전 용량을 형성하는 시간이 빨라진다.
이와 같은 본 고안은 대규모 직접회로(very large scale integrated circuit:VLSI)에 적용하여 사용할 수 있다.
이상에서 설명한 바와 같이 본 고안은 제3도 D와 같이 부하 정전 용량이 짧은 시간 동안에 커져 결국, 입력 신호(A)에 대한 출력(C)의 응답속도가 빨라지게 되는 효과가 있는 것이다.
Claims (1)
- 제1부정 회로 (1)에 입력 신호(A)가 인가되고 상기 제1부정 회로(1)의 출력과 인에이블 신호(EN)는 부정 논리곱 회로(2)에 두 입력으로 각각 인가되며, 상기 제1부정 회로(1)의 출력은 제2부정 회로(3)의 입력으로 인가되고 상기 부정 논리곱 회로(2)의 출력, 상기 제2부정 회로(3)의 출력 그리고 상기 인에이블 신호(EN)는 제1,제2,제3트랜지스터(Q1,Q2,Q3)의 각 게이트에 각각 인가되며, 상기 제1트랜지스터(Q1)의 소오스는 상기 제2트랜지스터(Q2)의 드레인에 접속되고 상기 제2트랜지스터(Q2)의 소오스는 상기 제3트랜지스터(Q3)의 드레인에 접속되며, 상기 제3트랜지스터(Q3)의 소오스는 접지되고 제4트랜지스터(Q4)의 콜렉터는 상기 제1트랜지스터(Q1)의 드레인에 접속되는 동시에 전원(Vcc)에 연결되고 상기 제4트랜지스터(Q4)의 베이스는 상기 제1트랜지스터(Q1)의 소오스에 연결되고 상기 제4트랜지스터(Q4)의 에미터는 제5트랜지스터(Q5)의 콜렉터에 접속되는 동시에 출력(C)측에 연결되며, 상기 제5트랜지스터(Q5)의 에미터는 접지되고 상기 제5트랜지스터(Q5)의 베이스는 제6트랜지스터(Q6)의 드레인에 접속되며, 상기 제6트랜지스터(Q6)의 게이트에는 상기 인에이블 신호(EN)가 인가되고 상기 제6트랜지스터(Q6)의 소오스는 저항기(R1)를 통해 접지되어서, 상기 인에이블 신호(EN)에 따라 인에이블되어 상기 입력 신호(A)에 대해 상기 출력(C)을 발생하는 인터널 3-상태 버스 구동 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019940019300U KR0113957Y1 (ko) | 1994-07-30 | 1994-07-30 | 인터널 3-상태 버스 구동 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019940019300U KR0113957Y1 (ko) | 1994-07-30 | 1994-07-30 | 인터널 3-상태 버스 구동 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960006514U KR960006514U (ko) | 1996-02-17 |
| KR0113957Y1 true KR0113957Y1 (ko) | 1998-10-01 |
Family
ID=19389828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019940019300U KR0113957Y1 (ko) | 1994-07-30 | 1994-07-30 | 인터널 3-상태 버스 구동 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0113957Y1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102211822B1 (ko) * | 2020-07-21 | 2021-02-03 | 정금옥 | 층간소음 차단기능을 가진 온돌난방용 바닥패널 |
-
1994
- 1994-07-30 KR KR2019940019300U patent/KR0113957Y1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960006514U (ko) | 1996-02-17 |
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