JP2917626B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2917626B2 JP2917626B2 JP3303667A JP30366791A JP2917626B2 JP 2917626 B2 JP2917626 B2 JP 2917626B2 JP 3303667 A JP3303667 A JP 3303667A JP 30366791 A JP30366791 A JP 30366791A JP 2917626 B2 JP2917626 B2 JP 2917626B2
- Authority
- JP
- Japan
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- power supply
- voltage
- voltage level
- level conversion
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路に利用され、特
にＣＭＯＳ回路の複数電源供給の電圧レベル変換回路の
配置を改善した集積回路装置に関する。なお本明細書に
おいて電源配線は、高電位または低電位のいわゆる電源
線と接地線とを含むものとする。
にＣＭＯＳ回路の複数電源供給の電圧レベル変換回路の
配置を改善した集積回路装置に関する。なお本明細書に
おいて電源配線は、高電位または低電位のいわゆる電源
線と接地線とを含むものとする。
【０００２】
【従来の技術】従来電圧レベル変換回路を有する半導体
集積回路装置は図２に示すような方法のいずれかの方法
を使用していた。
集積回路装置は図２に示すような方法のいずれかの方法
を使用していた。
【０００３】１）通常の電源供給で動作する領域８に対
し、第２電源供給で動作する領域は第２電源電圧マクロ
ブロック２１としてひとかたまりにされて構成し、マク
ロブロック２１の外部には第２電源電圧用周回電源２２
を有していた。第２電源電圧用周回電源２２は第２電源
配線ブロック２３に接続されており、この第２電源電圧
マクロブロック２１の中に配置されているレベルコンバ
ータ２４を使用し領域８とのインターフェイスを行って
いた。
し、第２電源供給で動作する領域は第２電源電圧マクロ
ブロック２１としてひとかたまりにされて構成し、マク
ロブロック２１の外部には第２電源電圧用周回電源２２
を有していた。第２電源電圧用周回電源２２は第２電源
配線ブロック２３に接続されており、この第２電源電圧
マクロブロック２１の中に配置されているレベルコンバ
ータ２４を使用し領域８とのインターフェイスを行って
いた。
【０００４】２）多電源用の特別なインターフェイスブ
ロック２５を構成し、特別なインターフェイスブロック
２５の中に配置されている。レベルコンバータ２６を使
用し、領域８とのインターフェイスを行っていた。
ロック２５を構成し、特別なインターフェイスブロック
２５の中に配置されている。レベルコンバータ２６を使
用し、領域８とのインターフェイスを行っていた。
【０００５】
【発明が解決しようとする課題】この従来の多電源供給
の電圧レベル変換回路の配置では、チップごとに専用設
計を行っているかあるいは専用マクロを開発するため、
設計に多くの時間を要し、しかも誤りが発生しやすい。
また特に内部ブロック全部を低電圧動作，インターフェ
イスブロック全部を高電圧動作させる場合、あるいは逆
に内部ブロック全部に高電圧動作，インターフェイスブ
ロック全部を低電圧動作させる場合などはチップを個別
に設計しなければいけなく、特に多くのレベルコンバー
タの配置，配線を行なうことが必要になり、設計に多く
の時間を要し、しかも誤りが発生しやすいという問題点
があった。
の電圧レベル変換回路の配置では、チップごとに専用設
計を行っているかあるいは専用マクロを開発するため、
設計に多くの時間を要し、しかも誤りが発生しやすい。
また特に内部ブロック全部を低電圧動作，インターフェ
イスブロック全部を高電圧動作させる場合、あるいは逆
に内部ブロック全部に高電圧動作，インターフェイスブ
ロック全部を低電圧動作させる場合などはチップを個別
に設計しなければいけなく、特に多くのレベルコンバー
タの配置，配線を行なうことが必要になり、設計に多く
の時間を要し、しかも誤りが発生しやすいという問題点
があった。
【０００６】
【発明の目的】本発明の目的は、チップの内部ブロック
領域とインターフェイスブロック領域の電圧を変えて動
作させたい場合、第１の周回電源配線及び第２の周回電
源配線の下に第１及び第２の周回電源配線に沿ってアレ
イ状に電圧レベル変換回路をあらかじめ配置しておくこ
とによって、数多くの電圧レベル変換回路の配置，配線
を容易に行なうことができ、設計時間を短くすることが
でき、しかもレイアウトミスがおきにくくすることがで
き、チップ全体の低消費電力化，高速化の選択が容易に
なるような電圧レベル変換回路のレイアイト配置を提供
することにある。
領域とインターフェイスブロック領域の電圧を変えて動
作させたい場合、第１の周回電源配線及び第２の周回電
源配線の下に第１及び第２の周回電源配線に沿ってアレ
イ状に電圧レベル変換回路をあらかじめ配置しておくこ
とによって、数多くの電圧レベル変換回路の配置，配線
を容易に行なうことができ、設計時間を短くすることが
でき、しかもレイアウトミスがおきにくくすることがで
き、チップ全体の低消費電力化，高速化の選択が容易に
なるような電圧レベル変換回路のレイアイト配置を提供
することにある。
【０００７】
【課題を解決するための手段】本発明によれば、第１の
電源電圧で動作する内部ブロックと、第２の電源電圧で
動作するインターフェイスブロックと、周回電源配線
と、前記内部ブロックの信号を前記インターフェイスブ
ロックの信号に電圧変換して伝える第１の電圧レベル変
換回路と、前記インターフェイスブロックの信号を前記
内部ブロックの信号に電圧変換して伝える第２の電圧レ
ベル変換回路とを備え、前記周回電源配線の内部に前記
内部ブロックが、前記周回電源配線の外部に前記インタ
ーフェイスブロックが配置され、前記周回電源配線の領
域に、前記周回電源配線に沿って前記第１の電圧レベル
変換回路と前記第２の電圧レベル変換回路とがアレイ状
に配置されているレイアウト構造を備えた半導体集積回
路装置を得る。
電源電圧で動作する内部ブロックと、第２の電源電圧で
動作するインターフェイスブロックと、周回電源配線
と、前記内部ブロックの信号を前記インターフェイスブ
ロックの信号に電圧変換して伝える第１の電圧レベル変
換回路と、前記インターフェイスブロックの信号を前記
内部ブロックの信号に電圧変換して伝える第２の電圧レ
ベル変換回路とを備え、前記周回電源配線の内部に前記
内部ブロックが、前記周回電源配線の外部に前記インタ
ーフェイスブロックが配置され、前記周回電源配線の領
域に、前記周回電源配線に沿って前記第１の電圧レベル
変換回路と前記第２の電圧レベル変換回路とがアレイ状
に配置されているレイアウト構造を備えた半導体集積回
路装置を得る。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例のセル配置図であ
る。半導体素子群で成る内部ブロック群８を半導体基板
に配置し、内部ブロック群８の外部に第１の周回電源配
線１が配置され、第１の周回電源配線１の外部に第２の
周回電源配線２が配置され、第１の周回電源配線１また
は第２の周回電源配線２の領域に、周回電源配線１，２
に沿って電圧レベル変換回路をアレイ状に配置してい
る。なお内部ブロック群８は第３周回電源配線３（ＶＤ
Ｄ）から電源供給され第２周回電源配線２（ＧＮＤ）へ
流れ込む。電圧レベル変換回路４は３Ｖ動作の内部ブロ
ック８の内部信号配線１０を５Ｖ動作インターフェイス
ブロック７のインターフェイスブロック信号配線１１に
電圧変換して信号を伝える働きをする。（３Ｖから５Ｖ
への変換）。また電圧レベル変換回路５は５Ｖ動作のイ
ンターフェイスブロック７のインターフェイス信号配線
１２を３Ｖ動作の内部ブロック８の内部信号配線９に電
圧変換をして信号を伝える働きをする（５Ｖから３Ｖへ
の変換）。
る。半導体素子群で成る内部ブロック群８を半導体基板
に配置し、内部ブロック群８の外部に第１の周回電源配
線１が配置され、第１の周回電源配線１の外部に第２の
周回電源配線２が配置され、第１の周回電源配線１また
は第２の周回電源配線２の領域に、周回電源配線１，２
に沿って電圧レベル変換回路をアレイ状に配置してい
る。なお内部ブロック群８は第３周回電源配線３（ＶＤ
Ｄ）から電源供給され第２周回電源配線２（ＧＮＤ）へ
流れ込む。電圧レベル変換回路４は３Ｖ動作の内部ブロ
ック８の内部信号配線１０を５Ｖ動作インターフェイス
ブロック７のインターフェイスブロック信号配線１１に
電圧変換して信号を伝える働きをする。（３Ｖから５Ｖ
への変換）。また電圧レベル変換回路５は５Ｖ動作のイ
ンターフェイスブロック７のインターフェイス信号配線
１２を３Ｖ動作の内部ブロック８の内部信号配線９に電
圧変換をして信号を伝える働きをする（５Ｖから３Ｖへ
の変換）。
【００１０】電圧レベル変換回路（低電圧→高電圧）４
と電圧レベル変換回路（高電圧→低電圧）５はそれぞれ
数個おきに配置され周回電源配線１，２に沿って電圧レ
ベル変換回路列６を構成する。
と電圧レベル変換回路（高電圧→低電圧）５はそれぞれ
数個おきに配置され周回電源配線１，２に沿って電圧レ
ベル変換回路列６を構成する。
【００１１】上記のようなレイアウト構成をとることに
より、チップの内部のブロック領域８を３Ｖで動作さ
せ、インターフェイスブロック領域７を５Ｖで動作させ
るような内部領域とインターフェイスブロック領域の電
圧を変えて動作させたい場合に、ＧＮＤ周回電源配線及
び第２の周回電源配線の下にアレイ状に電圧レベル変換
回路を配置しておくことによって数多くの電圧レベル変
換回路の配置，配線を容易に行なうことができ設計時間
を短くすることができ、しかもレイアウトミスがおきに
くくすることができ、チップ全体の低消費電力化，高速
化の選択が容易になるような変圧レベル変換回路のレイ
アウト配置を提供している。
より、チップの内部のブロック領域８を３Ｖで動作さ
せ、インターフェイスブロック領域７を５Ｖで動作させ
るような内部領域とインターフェイスブロック領域の電
圧を変えて動作させたい場合に、ＧＮＤ周回電源配線及
び第２の周回電源配線の下にアレイ状に電圧レベル変換
回路を配置しておくことによって数多くの電圧レベル変
換回路の配置，配線を容易に行なうことができ設計時間
を短くすることができ、しかもレイアウトミスがおきに
くくすることができ、チップ全体の低消費電力化，高速
化の選択が容易になるような変圧レベル変換回路のレイ
アウト配置を提供している。
【００１２】図３は本発明の他の実施例のセル配置図で
ある。この他の実施例の第２の周回電源配線２は図１の
一実施例のように閉じた周回電源配線ではなく複数の第
１周回電源配線用電源ブロック間に接続された開いた電
源配線である。このようなレイアウトをとり電圧レベル
変換回路列６の並びを最適化することにより、より集積
度の増したチップを構成することができる。
ある。この他の実施例の第２の周回電源配線２は図１の
一実施例のように閉じた周回電源配線ではなく複数の第
１周回電源配線用電源ブロック間に接続された開いた電
源配線である。このようなレイアウトをとり電圧レベル
変換回路列６の並びを最適化することにより、より集積
度の増したチップを構成することができる。
【００１３】
【発明の効果】以上説明したように、本発明は第１の周
回電源配線または第２の周回電源配線の間にこれら周回
電源配線に沿って電圧レベル変換回路をアレイ状に配置
することによって、内部ブロック全部を低電圧動作，イ
ンターフェイスブロック全部を高電圧動作させる場合、
あるいは逆に内部ブロック全部を高電圧動作，インター
フェイスブロック全部を低電圧動作させる場合などは、
汎用の基板を作成すればよく、多くの電圧レベル変換回
路の配置，配線を容易に行なうことができ、設計時間を
短くすることができ、しかも誤りがおきにくくなり、チ
ップ全体の低消費電力化，高速化の選択が容易になると
いう結果を有する。
回電源配線または第２の周回電源配線の間にこれら周回
電源配線に沿って電圧レベル変換回路をアレイ状に配置
することによって、内部ブロック全部を低電圧動作，イ
ンターフェイスブロック全部を高電圧動作させる場合、
あるいは逆に内部ブロック全部を高電圧動作，インター
フェイスブロック全部を低電圧動作させる場合などは、
汎用の基板を作成すればよく、多くの電圧レベル変換回
路の配置，配線を容易に行なうことができ、設計時間を
短くすることができ、しかも誤りがおきにくくなり、チ
ップ全体の低消費電力化，高速化の選択が容易になると
いう結果を有する。
【図１】本発明の一実施例のセル配置を示す平面図
【図２】従来例のセル配置を示す平面図
【図３】本発明の他の実施例のセル配置を示す平面図
１，２，３，２２，２９，３０ 周回電源配線 ４，５，６，２４，２６ 電圧レベル変換回路 ７，２５ インターフェイスブロック ８ 内部ブロック ９，１０，１１，１２ 信号配線 １３，２３ 電源ブロック ２１ マクロブロック
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−145744（ＪＰ，Ａ) 特開 平２−84815（ＪＰ，Ａ) 特開 昭64−32647（ＪＰ，Ａ) 特開 平４−53265（ＪＰ，Ａ) 特開 昭64−68957（ＪＰ，Ａ) 特開 平４−53264（ＪＰ，Ａ) 特開 平１−177219（ＪＰ，Ａ) 特開 平４−51566（ＪＰ，Ａ) 特開 平４−51556（ＪＰ，Ａ) 特開 平４−51714（ＪＰ，Ａ) 特開 平４−51567（ＪＰ，Ａ) 実開 平４−79447（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/822 H01L 21/82 H01L 27/04
Claims (1)
- 【請求項１】第１の電源電圧で動作する内部ブロック
と、第２の電源電圧で動作するインターフェイスブロッ
クと、周回電源配線と、前記内部ブロックの信号を前記
インターフェイスブロックの信号に電圧変換して伝える
第１の電圧レベル変換回路と、前記インターフェイスブ
ロックの信号を前記内部ブロックの信号に電圧変換して
伝える第２の電圧レベル変換回路とを備え、前記周回電
源配線の内部に前記内部ブロックが、前記周回電源配線
の外部に前記インターフェイスブロックが配置され、前
記周回電源配線の領域に、前記周回電源配線に沿って前
記第１の電圧レベル変換回路と前記第２の電圧レベル変
換回路とがアレイ状に配置されていることを特徴とする
半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3303667A JP2917626B2 (ja) | 1991-11-20 | 1991-11-20 | 半導体集積回路装置 |
| EP92119746A EP0543382A1 (en) | 1991-11-20 | 1992-11-19 | Semiconductor integrated circuit device having voltage level converting circuits |
| US07/978,933 US5315157A (en) | 1991-11-20 | 1992-11-20 | Semiconductor integrated circuit device having voltage level converting circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3303667A JP2917626B2 (ja) | 1991-11-20 | 1991-11-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218203A JPH05218203A (ja) | 1993-08-27 |
| JP2917626B2 true JP2917626B2 (ja) | 1999-07-12 |
Family
ID=17923780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3303667A Expired - Lifetime JP2917626B2 (ja) | 1991-11-20 | 1991-11-20 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5315157A (ja) |
| EP (1) | EP0543382A1 (ja) |
| JP (1) | JP2917626B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6265896B1 (en) | 1999-02-17 | 2001-07-24 | Elbrus International Limited | Level transfer circuit for LVCMOS applications |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631730U (ja) * | 1979-07-19 | 1981-03-27 | ||
| JPS58190036A (ja) * | 1982-04-23 | 1983-11-05 | Fujitsu Ltd | ゲ−ト・アレイ大規模集積回路装置 |
| JPS62224043A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6476211A (en) * | 1987-09-18 | 1989-03-22 | Fujitsu Ltd | Digital logic integrated circuit |
| JPH0284815A (ja) * | 1988-09-20 | 1990-03-26 | Hitachi Ltd | 半導体集積回路装置 |
| JP2794724B2 (ja) * | 1988-09-27 | 1998-09-10 | セイコーエプソン株式会社 | ゲートアレイ装置 |
| JPH03145744A (ja) * | 1989-10-31 | 1991-06-20 | Nec Corp | マスタースライス方式の半導体装置 |
| JPH03166821A (ja) * | 1989-11-27 | 1991-07-18 | Hitachi Ltd | 半導体集積回路装置 |
-
1991
- 1991-11-20 JP JP3303667A patent/JP2917626B2/ja not_active Expired - Lifetime
-
1992
- 1992-11-19 EP EP92119746A patent/EP0543382A1/en not_active Withdrawn
- 1992-11-20 US US07/978,933 patent/US5315157A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05218203A (ja) | 1993-08-27 |
| EP0543382A1 (en) | 1993-05-26 |
| US5315157A (en) | 1994-05-24 |
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Legal Events
| Date | Code | Title | Description |
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