JPH04115566A - マスタースライス半導体集積回路 - Google Patents
マスタースライス半導体集積回路Info
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- JPH04115566A JPH04115566A JP23471390A JP23471390A JPH04115566A JP H04115566 A JPH04115566 A JP H04115566A JP 23471390 A JP23471390 A JP 23471390A JP 23471390 A JP23471390 A JP 23471390A JP H04115566 A JPH04115566 A JP H04115566A
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- pull
- channel transistor
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- 238000009792 diffusion process Methods 0.000 claims description 9
- 239000011159 matrix material Substances 0.000 claims description 2
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 5
- 102000004129 N-Type Calcium Channels Human genes 0.000 abstract 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、マスタースライス半導体集積回路において、
プルダウン抵抗用トランジスタの精成に関するものであ
る。
プルダウン抵抗用トランジスタの精成に関するものであ
る。
［従来の技術］
従来のマスタースライス半導体集積回路は。
プルダウン抵抗を必要とする場合、チップ外部に抵抗を
付けるが、入出力セルを用いてＮチャンネルトランジス
タをプルダウン抵抗用トランジスタとして固定し専用型
であった。
付けるが、入出力セルを用いてＮチャンネルトランジス
タをプルダウン抵抗用トランジスタとして固定し専用型
であった。
［発明が解決しようとする課題〕
しかし前述の従来技術ではチップ外部に抵抗をつけると
、チップ周辺の配線が複雑になりチップを含めた実装効
率が低下し、外付は部品数が増えコスト高になるという
問題点があった。また、入出力セルにプルダウン抵抗を
内蔵している場合、固定された専用型であるため使用し
ないときもチップ面積を必要とするという問題点を有す
る。
、チップ周辺の配線が複雑になりチップを含めた実装効
率が低下し、外付は部品数が増えコスト高になるという
問題点があった。また、入出力セルにプルダウン抵抗を
内蔵している場合、固定された専用型であるため使用し
ないときもチップ面積を必要とするという問題点を有す
る。
そこで本発明はこのような問題点を解決するもので、其
の目的とするところは、マスタースライス型ゲートアレ
イで専用論理回路を実現する場合の配線工程のみでプル
ダウン抵抗ができるマスタースライス半導体集積回路を
提供することが目的である。
の目的とするところは、マスタースライス型ゲートアレ
イで専用論理回路を実現する場合の配線工程のみでプル
ダウン抵抗ができるマスタースライス半導体集積回路を
提供することが目的である。
［課題を解決するための手段］
本発明のマスタースライス半導体集積回路は。
ａ）多数個の内部論理ゲートセル（以
下ベーシックセルと略す）を２次元行列状に配列してな
るマスタースライス半導体集積回路において ｂ）チップ外部からの信号が入力される入出力セルのＰ
チャンネルトランジスタ及びＮチャンネルトランジスタ
と Ｃ）ベーシックセルを用いたＮチャンネルトランジスタ
と ｄ）前記Ｎチャンネルトランジスタのゲート電極をＶｄ
ｄ十電位とし、ソース拡散領域をＶｓｓ−電位にし７ ｅ）前記Ｎチャンネルトランジスタのドレイン拡散領域
と前記入出力セルを電気的に接続することを特徴とする
。
るマスタースライス半導体集積回路において ｂ）チップ外部からの信号が入力される入出力セルのＰ
チャンネルトランジスタ及びＮチャンネルトランジスタ
と Ｃ）ベーシックセルを用いたＮチャンネルトランジスタ
と ｄ）前記Ｎチャンネルトランジスタのゲート電極をＶｄ
ｄ十電位とし、ソース拡散領域をＶｓｓ−電位にし７ ｅ）前記Ｎチャンネルトランジスタのドレイン拡散領域
と前記入出力セルを電気的に接続することを特徴とする
。
［実施例］
以下に本発明について、実施例に基づき詳細に説明する
。
。
第１図は本発明のマスタースライス半導体集積回路に内
蔵するプルダウン抵抗用Ｎチャンネルトランジスタの構
成を示すものである。
蔵するプルダウン抵抗用Ｎチャンネルトランジスタの構
成を示すものである。
第１図において、１１は入出力端子、１２はプルダウン
抵抗用Ｎチャンネルトランジスタ、１３は入力インバー
タ回路である。プルダウン抵抗用Ｎチャンネルトランジ
スタ１２は入出力端子１１および入力インバータ回路１
３に接続されている。また、プルダウン抵抗用Ｎチャン
ネルトランジスタ１２のゲート電極はＶｄｄ＋に接続し
、ソース電極はＶＳＳ−に接続している。つぎにマスタ
ースライス半導体集積回路で前記プルダウン抵抗用Ｎチ
ャンネルトランジスタを構成する手段について説明する
。
抵抗用Ｎチャンネルトランジスタ、１３は入力インバー
タ回路である。プルダウン抵抗用Ｎチャンネルトランジ
スタ１２は入出力端子１１および入力インバータ回路１
３に接続されている。また、プルダウン抵抗用Ｎチャン
ネルトランジスタ１２のゲート電極はＶｄｄ＋に接続し
、ソース電極はＶＳＳ−に接続している。つぎにマスタ
ースライス半導体集積回路で前記プルダウン抵抗用Ｎチ
ャンネルトランジスタを構成する手段について説明する
。
まず第２図はマスタースライス半導体集積回路にアレイ
状に配列される内部論理ゲートセルであるベーシックセ
ルの一例を示すバタン図である８第２図において２３．
２４は絶縁ゲート電界効果型トランジスタ（以下ＭＯ３
ＦＥＴと略す）のゲート電極となるポリシリコンであり
、２１はＮ十拡散であり、２２はＰ十拡散である。２３
．２４とＮ十拡散２１の重なった部分にそれぞれＮ型Ｍ
Ｏ５ＦＥＴ２’５．２６が形成されている。また、ポリ
シリコン２３．２４とＰ十拡散２２の重なった部分にそ
れぞれＰ型ＭＯ３ＦＥＴ２７゜２８が形成されている。
状に配列される内部論理ゲートセルであるベーシックセ
ルの一例を示すバタン図である８第２図において２３．
２４は絶縁ゲート電界効果型トランジスタ（以下ＭＯ３
ＦＥＴと略す）のゲート電極となるポリシリコンであり
、２１はＮ十拡散であり、２２はＰ十拡散である。２３
．２４とＮ十拡散２１の重なった部分にそれぞれＮ型Ｍ
Ｏ５ＦＥＴ２’５．２６が形成されている。また、ポリ
シリコン２３．２４とＰ十拡散２２の重なった部分にそ
れぞれＰ型ＭＯ３ＦＥＴ２７゜２８が形成されている。
第３図は第２図のベーシックセルに配線層を加え、プル
ダウン抵抗用Ｎチャンネルトランジスタとして用いる場
合をしめす、第３図において簡単化のため、ポリシリコ
ンとアルミ配線とを接続するコンタクトホール及びＮ；
十拡散もしくはＰ十拡散とアルミ配線とを接続するコン
タクトホールをＸ印で表し、またコンタクトホールから
取り出されたアルミ配線を１本の直線で表している。さ
てＮ型Ｍ ０３ＦＥＴ２５のゲート電極が３１．ソース
電極が３２．ドレイン電極が３３となっている。
ダウン抵抗用Ｎチャンネルトランジスタとして用いる場
合をしめす、第３図において簡単化のため、ポリシリコ
ンとアルミ配線とを接続するコンタクトホール及びＮ；
十拡散もしくはＰ十拡散とアルミ配線とを接続するコン
タクトホールをＸ印で表し、またコンタクトホールから
取り出されたアルミ配線を１本の直線で表している。さ
てＮ型Ｍ ０３ＦＥＴ２５のゲート電極が３１．ソース
電極が３２．ドレイン電極が３３となっている。
また、Ｐ型ＭＯ３ＦＥＴ２７のゲート電極が３１、ソー
ス電極およびトレイン電極はういている。そして、Ｎ型
ＭＯ３ＦＥＴ２５のソス電極３２は負極の電源電位であ
るＶｓｓに接続され、Ｎ型ＭＯ３ＦＥＴ２５（７）ゲト
電極３１は正極の電源電位であるＶｄｄ十に接続され、
Ｎ型ＭＯ３ＦＥＴ２５のドレイン電極３３は前記入力イ
ンバータ回路および前記入出力端子と信号３４で接続さ
れている。
ス電極およびトレイン電極はういている。そして、Ｎ型
ＭＯ３ＦＥＴ２５のソス電極３２は負極の電源電位であ
るＶｓｓに接続され、Ｎ型ＭＯ３ＦＥＴ２５（７）ゲト
電極３１は正極の電源電位であるＶｄｄ十に接続され、
Ｎ型ＭＯ３ＦＥＴ２５のドレイン電極３３は前記入力イ
ンバータ回路および前記入出力端子と信号３４で接続さ
れている。
以上の構成によりプルダウン抵抗用Ｎチャンネルトラン
ジスタ回路が構成される。
ジスタ回路が構成される。
また、ベーシックセルの１例として第２図をあげたが前
述した説明はベーシックセルのかぎられた特定のパター
ンにががれるものではないので他のベーシックセルにも
適用できる。
述した説明はベーシックセルのかぎられた特定のパター
ンにががれるものではないので他のベーシックセルにも
適用できる。
［発明の効果コ
上述の如く本発明の回路構成をもったマスタースライス
半導体集積回路によれば、マスタースライス型ゲートア
レイで専用論理回路を実現する場合の配線工程のみでプ
ルダウン抵抗ができる効果がある。ま逅、必要に応じて
プルダウン抵抗ができるためチップ面積の縮小化が可能
となりコストパフォーマンスの優れた集積回路になる。
半導体集積回路によれば、マスタースライス型ゲートア
レイで専用論理回路を実現する場合の配線工程のみでプ
ルダウン抵抗ができる効果がある。ま逅、必要に応じて
プルダウン抵抗ができるためチップ面積の縮小化が可能
となりコストパフォーマンスの優れた集積回路になる。
第１図はプルダウン抵抗用Ｎチャンネルトランジスタ回
路図、第２図はベーシックセルのパターン図、第３図は
プルダウン抵抗用Ｎチャンネルトランジスタ回路の構成
図である。 １１ 入出力端子 １２ Ｎ型ＭＯ３ＦＥＴ 入力インバータ回路 Ｎ十拡散 Ｐ十拡散 ポリシリコン ポリシリコン Ｎ型ＭＯＳ Ｆ ＥＴ Ｎ型ＭＯ３ＦＥＴ Ｐ型ＭＯ３ＦＥＴ Ｐ型ＭＯ３ＦＥＴ コンタクトホール コンタクトホール コンタクトホール 信号 系１図 第２図
路図、第２図はベーシックセルのパターン図、第３図は
プルダウン抵抗用Ｎチャンネルトランジスタ回路の構成
図である。 １１ 入出力端子 １２ Ｎ型ＭＯ３ＦＥＴ 入力インバータ回路 Ｎ十拡散 Ｐ十拡散 ポリシリコン ポリシリコン Ｎ型ＭＯＳ Ｆ ＥＴ Ｎ型ＭＯ３ＦＥＴ Ｐ型ＭＯ３ＦＥＴ Ｐ型ＭＯ３ＦＥＴ コンタクトホール コンタクトホール コンタクトホール 信号 系１図 第２図
Claims (1)
- （１）ａ）多数個の内部論理ゲートセル（以下ベーシッ
クセルと略す）を２次元行列状に配列してなるマスター
スライス半導体集積回路において ｂ）チップ外部からの信号が入力される入出力セルのＰ
チャンネルトランジスタ及びＮチャンネルトランジスタ
と ｃ）ベーシックセルを用いたＮチャンネルトランジスタ
と ｄ）前記Ｎチャンネルトランジスタのゲート電極をＶｄ
ｄ＋電位とし、ソース拡散領域をＶｓｓ−電位にし、 ｅ）前記Ｎチャンネルトランジスタのドレイン拡散領域
と前記入出力セルを電気的に接続することを特徴とする
マスタースライス半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23471390A JPH04115566A (ja) | 1990-09-05 | 1990-09-05 | マスタースライス半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23471390A JPH04115566A (ja) | 1990-09-05 | 1990-09-05 | マスタースライス半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04115566A true JPH04115566A (ja) | 1992-04-16 |
Family
ID=16975215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23471390A Pending JPH04115566A (ja) | 1990-09-05 | 1990-09-05 | マスタースライス半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04115566A (ja) |
-
1990
- 1990-09-05 JP JP23471390A patent/JPH04115566A/ja active Pending
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