JPH0714011B2 - 相補型スタティックラムセル - Google Patents
相補型スタティックラムセルInfo
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- JPH0714011B2 JPH0714011B2 JP63131021A JP13102188A JPH0714011B2 JP H0714011 B2 JPH0714011 B2 JP H0714011B2 JP 63131021 A JP63131021 A JP 63131021A JP 13102188 A JP13102188 A JP 13102188A JP H0714011 B2 JPH0714011 B2 JP H0714011B2
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- effect transistor
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- insulating film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶装置に関し、特に相補型MOSスタテ
ィックランダムアクセスメモリ（以下CMOS−SRAMと略
す）セルに関する。
ィックランダムアクセスメモリ（以下CMOS−SRAMと略
す）セルに関する。
［従来の技術］ CMOS−SRAMセルは第４図に示す回路構成をとる。Ｎチャ
ンネル型電界効果トランジスタ（以下、単にMOSFET）N1
及びN2のソースは接地電位（以下、GNDと記す）に接続
され、Ｐチャンネル型MOSFET P1及びP2のソースは電源
電位（以下VDDと記す）に接続される。Ｎチャンネル型M
OSFET N1及びＰチャンネル型MOSFET P1のドレイン、Ｎ
チャンネル型MOSFET N2及びＰチャンネル型MOSFET P2の
ゲートは接点Ａにおいて共通に接続され、Ｎチャンネル
型MOSFET N2及びＰチャンネル型MOSFET P2のドレイン、
Ｎチャンネル型MOSFET N1及びＰチャンネル型MOSFET P1
のゲートは接点Ｂにおいて共通に接続される。Ｎチャン
ネル型MOSFET N3は接点Ａとビット線Ｅ上の接点Ｃで接
続される。Ｎチャンネル型MOSFET N4は接点Ｂとビット
線上の接点Ｄで接続される。Ｎチャンネル型MOSFET N
3及びＮチャンネル型MOSFET N4のゲートはワード線Ｗに
接続される。
ンネル型電界効果トランジスタ（以下、単にMOSFET）N1
及びN2のソースは接地電位（以下、GNDと記す）に接続
され、Ｐチャンネル型MOSFET P1及びP2のソースは電源
電位（以下VDDと記す）に接続される。Ｎチャンネル型M
OSFET N1及びＰチャンネル型MOSFET P1のドレイン、Ｎ
チャンネル型MOSFET N2及びＰチャンネル型MOSFET P2の
ゲートは接点Ａにおいて共通に接続され、Ｎチャンネル
型MOSFET N2及びＰチャンネル型MOSFET P2のドレイン、
Ｎチャンネル型MOSFET N1及びＰチャンネル型MOSFET P1
のゲートは接点Ｂにおいて共通に接続される。Ｎチャン
ネル型MOSFET N3は接点Ａとビット線Ｅ上の接点Ｃで接
続される。Ｎチャンネル型MOSFET N4は接点Ｂとビット
線上の接点Ｄで接続される。Ｎチャンネル型MOSFET N
3及びＮチャンネル型MOSFET N4のゲートはワード線Ｗに
接続される。
かかるCMOS−SRAMを構成するのに、従来はＮチャンネル
型MOSFETもＰチャンネル型MOSFETも同一基板上に形成さ
れていたが、近年、Ｐチャンネル型MOSFETを薄膜トラン
ジスタで構成し、セル面積を低減する方法が提案されて
いる。この一例を第５図に示す。また第５図のＺ−Ｚ′
線断面図を第６図に示す。Ｐチャンネル型MOSFET P1は
第１のシリコン薄膜501,601に、Ｐチャンネル型MOSFET
B2は第２のシリコン薄膜502に形成され、Ｎチャンネル
型MOSFET N1とＰチャンネル型MOSFET P1のゲート電極は
第１の多結晶シリコン層503,603で共通に形成され、Ｎ
チャンネル型MOSFET N2とＰチャンネル型MOSFET B2がゲ
ート電極は、第２の多結晶シリコン層504,604で形成さ
れている。Ｐチャンネル型MOSFET P1はゲート電極とド
レイン領域の第１のオフセット領域525,625を有する。
またＰチャンネル型MOSFET P2はゲート電極とドレイン
領域の第２のオフセット領域526を有する。第１及び第
２のオフセット領域525,625及び526はフォトレジスタを
マスクとし、第１及び第２のシリコン薄膜501,502,601
に例えば硼素のような不純物をイオン注入法により導入
するときに形成される。これにより、Ｐチャンネル型MO
SFET P1,P2のオフ電流が低下し、CMOS−SRAMの待機時電
流を減少させることができる。511はワード線、512
（ａ）,512（ｂ）はビット線コンタクトである。なお、
530,531,630は接続用の導電層である。
型MOSFETもＰチャンネル型MOSFETも同一基板上に形成さ
れていたが、近年、Ｐチャンネル型MOSFETを薄膜トラン
ジスタで構成し、セル面積を低減する方法が提案されて
いる。この一例を第５図に示す。また第５図のＺ−Ｚ′
線断面図を第６図に示す。Ｐチャンネル型MOSFET P1は
第１のシリコン薄膜501,601に、Ｐチャンネル型MOSFET
B2は第２のシリコン薄膜502に形成され、Ｎチャンネル
型MOSFET N1とＰチャンネル型MOSFET P1のゲート電極は
第１の多結晶シリコン層503,603で共通に形成され、Ｎ
チャンネル型MOSFET N2とＰチャンネル型MOSFET B2がゲ
ート電極は、第２の多結晶シリコン層504,604で形成さ
れている。Ｐチャンネル型MOSFET P1はゲート電極とド
レイン領域の第１のオフセット領域525,625を有する。
またＰチャンネル型MOSFET P2はゲート電極とドレイン
領域の第２のオフセット領域526を有する。第１及び第
２のオフセット領域525,625及び526はフォトレジスタを
マスクとし、第１及び第２のシリコン薄膜501,502,601
に例えば硼素のような不純物をイオン注入法により導入
するときに形成される。これにより、Ｐチャンネル型MO
SFET P1,P2のオフ電流が低下し、CMOS−SRAMの待機時電
流を減少させることができる。511はワード線、512
（ａ）,512（ｂ）はビット線コンタクトである。なお、
530,531,630は接続用の導電層である。
［発明が解決しようとする問題点］ 上述した従来のCMOS−SRAMセルは、フォトレジストをマ
スクとし、シリコン薄膜にイオン注入してＰチャンネル
型MOSFETのソース領域、ドレイン領域を形成しているの
で、マスク合わせの精度が問題となり、微細化を妨げて
いるという欠点がある。
スクとし、シリコン薄膜にイオン注入してＰチャンネル
型MOSFETのソース領域、ドレイン領域を形成しているの
で、マスク合わせの精度が問題となり、微細化を妨げて
いるという欠点がある。
［発明の従来技術に対する相違点］ 上述した従来のCMOS−SRAMセルに対し、本発明はＰチャ
ンネル型MOSFETのソース領域、ドレイン領域をゲート電
極に対して自己整合的に形成しているので、微細化に有
利であるという相違点を有する。
ンネル型MOSFETのソース領域、ドレイン領域をゲート電
極に対して自己整合的に形成しているので、微細化に有
利であるという相違点を有する。
［問題点を解決するための手段］ 本発明の相補型MOSスタティックラムセルは、半導体基
板上に形成された第１導電型の第１及び第２の電界効果
トランジスタと、前記第１及び第２の電界効果トランジ
スタ上方に設けられた第１及び第２のシリコン薄膜内に
形成された第２導電型の第３及び第４の電界効果トラン
ジスタより成り、前記半導体基板と第１のシリコン薄膜
との間に設けられた第１及び第３の電界効果トランジス
タのゲート電極は、第１の多結晶シリコン層で共通に形
成され、前記半導体基板と第２のシリコン薄膜との間に
設けられた第２及び第４の電界効果トランジスタのゲー
ト電極は、第２の多結晶シリコン層で共通に形成され、
第１及び第２の電界効果トランジスタのソースは第１の
電源に接続され、第３及び第４の電界効果トランジスタ
のソースは第２の電源に接続され、第１の電界効果トラ
ンジスタのドレインの一部と、第２の多結晶シリコン層
の一部と、第３の電界効果トランジスタのドレインの一
部が電気的に接続され、第２の電界効果トランジスタの
ドレインの一部と第１の多結晶シリコン層の一部と、第
４の電界効果トランジスタのドレインの一部とが電気的
に接続されるように構成された相補型MOSスタティック
ラム用半導体記憶回路装値において、第１の多結晶シリ
コン層の上面は第１の絶縁膜で覆い、側面は第２の絶縁
膜で覆い、半導体基板上は第３の絶縁膜で覆い、第１の
シリコン薄膜は第１及び第２及び第３の絶縁膜を介して
第１の多結晶シリコン層の上面及び側面及び半導体基板
上に延在し、さらに第２の絶縁膜に接する第１のシリコ
ン薄膜上には第１の側壁を有する構造で、第１のシリコ
ン薄膜の第１の側壁に覆われていない領域は不純物拡散
領域であり、不純物拡散領域のうち、第１の絶縁膜上の
領域をソース領域とし、第３の絶縁膜上の領域をドレイ
ン領域とし、第１のシリコン薄膜の第２の絶縁膜に接す
る領域をチャンネル領域とし、第１の側壁に覆われ、か
つ第３の絶縁膜に接する領域をゲート電極に対するドレ
イン領域のオフセット領域とする第３の電界効果トラン
ジスタと、第２の多結晶シリコン層の上面は第４の絶縁
膜で覆い、側面は第５の絶縁膜で覆い、半導体基板上は
第６の絶縁膜で覆い、第２のシリコン薄膜は第４及び第
５及び第６の絶縁膜を介して第２の多結晶シリコン層の
上面及び側面及び半導体基板上に延在し、さらに第５の
絶縁膜に接する第２のシリコン薄膜上には第２の側壁を
有する構造で、第２のシリコン薄膜の第２の側壁に覆わ
れていない領域は不純物拡散領域であり、不純物拡散領
域のうち、第４の絶縁膜上の領域をソース領域とし、第
６の絶縁膜上の領域をドレイン領域とし、第２のシリコ
ン薄膜の、第５の絶縁膜に接する領域をチャンネル領域
とし、第２の側壁に覆われ、かつ第６の絶縁膜に接する
領域をゲート電極に対するドレイン領域のオフセット領
域とする第４の電界効果トランジスタを有している。
板上に形成された第１導電型の第１及び第２の電界効果
トランジスタと、前記第１及び第２の電界効果トランジ
スタ上方に設けられた第１及び第２のシリコン薄膜内に
形成された第２導電型の第３及び第４の電界効果トラン
ジスタより成り、前記半導体基板と第１のシリコン薄膜
との間に設けられた第１及び第３の電界効果トランジス
タのゲート電極は、第１の多結晶シリコン層で共通に形
成され、前記半導体基板と第２のシリコン薄膜との間に
設けられた第２及び第４の電界効果トランジスタのゲー
ト電極は、第２の多結晶シリコン層で共通に形成され、
第１及び第２の電界効果トランジスタのソースは第１の
電源に接続され、第３及び第４の電界効果トランジスタ
のソースは第２の電源に接続され、第１の電界効果トラ
ンジスタのドレインの一部と、第２の多結晶シリコン層
の一部と、第３の電界効果トランジスタのドレインの一
部が電気的に接続され、第２の電界効果トランジスタの
ドレインの一部と第１の多結晶シリコン層の一部と、第
４の電界効果トランジスタのドレインの一部とが電気的
に接続されるように構成された相補型MOSスタティック
ラム用半導体記憶回路装値において、第１の多結晶シリ
コン層の上面は第１の絶縁膜で覆い、側面は第２の絶縁
膜で覆い、半導体基板上は第３の絶縁膜で覆い、第１の
シリコン薄膜は第１及び第２及び第３の絶縁膜を介して
第１の多結晶シリコン層の上面及び側面及び半導体基板
上に延在し、さらに第２の絶縁膜に接する第１のシリコ
ン薄膜上には第１の側壁を有する構造で、第１のシリコ
ン薄膜の第１の側壁に覆われていない領域は不純物拡散
領域であり、不純物拡散領域のうち、第１の絶縁膜上の
領域をソース領域とし、第３の絶縁膜上の領域をドレイ
ン領域とし、第１のシリコン薄膜の第２の絶縁膜に接す
る領域をチャンネル領域とし、第１の側壁に覆われ、か
つ第３の絶縁膜に接する領域をゲート電極に対するドレ
イン領域のオフセット領域とする第３の電界効果トラン
ジスタと、第２の多結晶シリコン層の上面は第４の絶縁
膜で覆い、側面は第５の絶縁膜で覆い、半導体基板上は
第６の絶縁膜で覆い、第２のシリコン薄膜は第４及び第
５及び第６の絶縁膜を介して第２の多結晶シリコン層の
上面及び側面及び半導体基板上に延在し、さらに第５の
絶縁膜に接する第２のシリコン薄膜上には第２の側壁を
有する構造で、第２のシリコン薄膜の第２の側壁に覆わ
れていない領域は不純物拡散領域であり、不純物拡散領
域のうち、第４の絶縁膜上の領域をソース領域とし、第
６の絶縁膜上の領域をドレイン領域とし、第２のシリコ
ン薄膜の、第５の絶縁膜に接する領域をチャンネル領域
とし、第２の側壁に覆われ、かつ第６の絶縁膜に接する
領域をゲート電極に対するドレイン領域のオフセット領
域とする第４の電界効果トランジスタを有している。
［実施例］ 次に本発明について実施例を示す図面を参照して説明す
る。
る。
第１図は本発明の第１実施例の平面図、第２図は第１図
のＸ−Ｘ′線断面図である。第１図で101は第１のシリ
コン薄膜、102は第２のシリコン薄膜、103は第１の多結
晶シリコン層、104は第２の多結晶シリコン層、105は第
３のMOSFETのソースの第１の電源コンタクト、106は第
４のMOSFETのソースの第１の電源コンタクトで第１の電
源は例えばVDDとする。130は第３のMOSFETのドレインと
第２の多結晶シリコン層を接続する導電層、131は第４
のMOSFETのドレインと第１の多結晶シリコン層を接続す
る導電層、109は第１のMOSFETのドレインと第２の多結
晶シリコン層104のコンタクト、110は第２のMOSFETのド
レインと第１の多結晶シリコン層103のコンタクト、111
はワード線、112（ａ），（ｂ）はビット線コンタク
ト、113は第１のMOSFETのソース領域で、例えば接地電
位（GNDと略す）である第２の電源に接続され、114は第
２のMOSFETのソース領域で第２の電源に接続される。第
１及び第２のMOSFETはＮチャンネル型MOSFET、第３及び
第４のMOSFETはＰチャンネル型MOSFETとする。
のＸ−Ｘ′線断面図である。第１図で101は第１のシリ
コン薄膜、102は第２のシリコン薄膜、103は第１の多結
晶シリコン層、104は第２の多結晶シリコン層、105は第
３のMOSFETのソースの第１の電源コンタクト、106は第
４のMOSFETのソースの第１の電源コンタクトで第１の電
源は例えばVDDとする。130は第３のMOSFETのドレインと
第２の多結晶シリコン層を接続する導電層、131は第４
のMOSFETのドレインと第１の多結晶シリコン層を接続す
る導電層、109は第１のMOSFETのドレインと第２の多結
晶シリコン層104のコンタクト、110は第２のMOSFETのド
レインと第１の多結晶シリコン層103のコンタクト、111
はワード線、112（ａ），（ｂ）はビット線コンタク
ト、113は第１のMOSFETのソース領域で、例えば接地電
位（GNDと略す）である第２の電源に接続され、114は第
２のMOSFETのソース領域で第２の電源に接続される。第
１及び第２のMOSFETはＮチャンネル型MOSFET、第３及び
第４のMOSFETはＰチャンネル型MOSFETとする。
第２図で例えばＰ型シリコン基板である半導体基板215
に砒素のような不純物が１×1020cm-3導入された。第１
のMOSFETのソース領域213及びドレイン領域216があり、
例えば膜厚5000Åの燐のような不純物が１×1020cm-3導
入された第１の多結晶シリコン層203の上面を覆って、
例えば膜厚2000Åの酸化シリコンの第１の絶縁膜217が
あり、側面を覆って、例えば膜厚500Åの酸化シリコン
の第２の絶縁膜218があり半導体基板215上に例えば膜厚
250Åの酸化シリコンの第３の絶縁膜219があり、第１の
多結晶シリコン層203の、上面及び側面及び半導体基板2
15上に延在して、例えば膜厚1000Åの第１のシリコン薄
膜201があり、第２の絶縁膜218と第１のシリコン薄膜20
1を隔てて第１の多結晶シリコン層203の側面に、例えば
膜厚3000Åの酸化シリコンの第１の側壁220があり、第
１のシリコン薄膜201の、第１の側壁220に覆われていな
い領域は、例えば硼素のような不純物が１×1020cm-3導
入された不純物拡散領域であり、このうち、第１の絶縁
膜217上の領域を第３のMOSFETのソース領域221とし、第
３の絶縁膜219上をドレイン領域222とし、第１のシリコ
ン薄膜201の、第２の絶縁膜217に接する領域をチャンネ
ル領域223とし、第１の側壁220に覆われ、かつ第３の絶
縁膜219に接する領域224をドレイン側のオフセット領域
とする。230は第３のMOSFETのドレインと第２の多結晶
シリコン層204とを接続するための導電層、209は第１の
MOSFETのドレインと第２の多結晶シリコン層204のコン
タクトである。第２及び第４のMOSFETも、第１及び第３
のMOSFETと同様の構造をとる。
に砒素のような不純物が１×1020cm-3導入された。第１
のMOSFETのソース領域213及びドレイン領域216があり、
例えば膜厚5000Åの燐のような不純物が１×1020cm-3導
入された第１の多結晶シリコン層203の上面を覆って、
例えば膜厚2000Åの酸化シリコンの第１の絶縁膜217が
あり、側面を覆って、例えば膜厚500Åの酸化シリコン
の第２の絶縁膜218があり半導体基板215上に例えば膜厚
250Åの酸化シリコンの第３の絶縁膜219があり、第１の
多結晶シリコン層203の、上面及び側面及び半導体基板2
15上に延在して、例えば膜厚1000Åの第１のシリコン薄
膜201があり、第２の絶縁膜218と第１のシリコン薄膜20
1を隔てて第１の多結晶シリコン層203の側面に、例えば
膜厚3000Åの酸化シリコンの第１の側壁220があり、第
１のシリコン薄膜201の、第１の側壁220に覆われていな
い領域は、例えば硼素のような不純物が１×1020cm-3導
入された不純物拡散領域であり、このうち、第１の絶縁
膜217上の領域を第３のMOSFETのソース領域221とし、第
３の絶縁膜219上をドレイン領域222とし、第１のシリコ
ン薄膜201の、第２の絶縁膜217に接する領域をチャンネ
ル領域223とし、第１の側壁220に覆われ、かつ第３の絶
縁膜219に接する領域224をドレイン側のオフセット領域
とする。230は第３のMOSFETのドレインと第２の多結晶
シリコン層204とを接続するための導電層、209は第１の
MOSFETのドレインと第２の多結晶シリコン層204のコン
タクトである。第２及び第４のMOSFETも、第１及び第３
のMOSFETと同様の構造をとる。
第３図は本発明の第２実施例の断面図である。本実施例
では第１のシリコン薄膜301は、第１のMOSFETのドレイ
ン316上の開孔部307により直接半導体基板315に接続さ
れている。このような構造をとる場合、第１のMOSFETの
ドレインと第３のMOSFETのドレインは、CMOS構造のた
め、Ｐ−Ｎダイオードの順方向特性で接続されることに
なるが、第３のMOSFETが例えば、多結晶シリコンのよう
な非単結晶シリコンで形成されていれば、Ｐ−Ｎダイオ
ードの順方向特性は非常にリーク電流の大きい特性を示
し、SRAMセル内の負荷特性にはほとんど影響しない。こ
の実施例では、第３のMOSFETのドレインと第２の多結晶
シリコンを接続する導電層が不要になり、その分工程が
簡略化される利点がある。
では第１のシリコン薄膜301は、第１のMOSFETのドレイ
ン316上の開孔部307により直接半導体基板315に接続さ
れている。このような構造をとる場合、第１のMOSFETの
ドレインと第３のMOSFETのドレインは、CMOS構造のた
め、Ｐ−Ｎダイオードの順方向特性で接続されることに
なるが、第３のMOSFETが例えば、多結晶シリコンのよう
な非単結晶シリコンで形成されていれば、Ｐ−Ｎダイオ
ードの順方向特性は非常にリーク電流の大きい特性を示
し、SRAMセル内の負荷特性にはほとんど影響しない。こ
の実施例では、第３のMOSFETのドレインと第２の多結晶
シリコンを接続する導電層が不要になり、その分工程が
簡略化される利点がある。
［発明の効果］ 以上説明したように本発明は、CMOS−SRAMセルでシリコ
ン薄膜中に形成したＰチャンネル型MOSFETのソース領
域、ドレイン領域をゲート電極に対して自己整合的に形
成することにより、微細化できる効果がある。
ン薄膜中に形成したＰチャンネル型MOSFETのソース領
域、ドレイン領域をゲート電極に対して自己整合的に形
成することにより、微細化できる効果がある。
第１図は本発明の第１実施例の平面図、第２図は第１図
のＸ−Ｘ′線断面図、第３図は本発明の第２実施例の断
面図、第４図はCMOS−SRAMセルの回路図、第５図は従来
のCMOS−SRAMセルの平面図、第６図は第５図のＺ−Ｚ′
線断面図である。 101,201,301,501,601……第１のシリコン薄膜、102,502
……第２のシリコン薄膜、103,203,303,503,603……第
１の多結晶シリコン層、104,204,304,504,604……第２
の多結晶シリコン層、105……第３のMOSFETのソースの
第１の電源コンタクト、106……第４のMOSFETのソース
の第１の電源コンタクト、307……第１のMOSFETのドレ
インと第３のMOSFETのドレインのコンタクト、109,209,
309……第１のMOSFETのドレインと第２の多結晶シリコ
ン層のコンタクト、110……第２のMOSFETのドレインと
第１の多結晶シリコン層のコンタクト、111,511……ワ
ード線、112（ａ）,112（ｂ）,512（ａ）,512（ｂ）…
…ビット線コンタクト、113,213,313……第１のMOSFET
のソース領域、114……第２のMOSFETのソース領域、21
5,315……半導体基板、216,316……第１のMOSFETのドレ
イン領域、217,317……第１の絶縁膜、218,318……第２
の絶縁膜、219,319……第３の絶縁膜、220,320……第１
の側壁、221,321……第３のMOSFETのソース領域、222,3
22……第３のMOSFETのドレイン領域、223,323……第３
のMOSFETのチャンネル領域、224……オフセット領域、1
30,131,230,530,531,630……導電層、525,625……第１
のオフセット領域、526……第２のオフセット領域、N1,
N2,N3,N4……Ｎチャンネル型MOSFET、P1,P2……Ｐチャ
ンネル型MOSFET、A,B,C,D……節点、E,……ビット
線、Ｗ……ワード線。
のＸ−Ｘ′線断面図、第３図は本発明の第２実施例の断
面図、第４図はCMOS−SRAMセルの回路図、第５図は従来
のCMOS−SRAMセルの平面図、第６図は第５図のＺ−Ｚ′
線断面図である。 101,201,301,501,601……第１のシリコン薄膜、102,502
……第２のシリコン薄膜、103,203,303,503,603……第
１の多結晶シリコン層、104,204,304,504,604……第２
の多結晶シリコン層、105……第３のMOSFETのソースの
第１の電源コンタクト、106……第４のMOSFETのソース
の第１の電源コンタクト、307……第１のMOSFETのドレ
インと第３のMOSFETのドレインのコンタクト、109,209,
309……第１のMOSFETのドレインと第２の多結晶シリコ
ン層のコンタクト、110……第２のMOSFETのドレインと
第１の多結晶シリコン層のコンタクト、111,511……ワ
ード線、112（ａ）,112（ｂ）,512（ａ）,512（ｂ）…
…ビット線コンタクト、113,213,313……第１のMOSFET
のソース領域、114……第２のMOSFETのソース領域、21
5,315……半導体基板、216,316……第１のMOSFETのドレ
イン領域、217,317……第１の絶縁膜、218,318……第２
の絶縁膜、219,319……第３の絶縁膜、220,320……第１
の側壁、221,321……第３のMOSFETのソース領域、222,3
22……第３のMOSFETのドレイン領域、223,323……第３
のMOSFETのチャンネル領域、224……オフセット領域、1
30,131,230,530,531,630……導電層、525,625……第１
のオフセット領域、526……第２のオフセット領域、N1,
N2,N3,N4……Ｎチャンネル型MOSFET、P1,P2……Ｐチャ
ンネル型MOSFET、A,B,C,D……節点、E,……ビット
線、Ｗ……ワード線。
Claims (4)
- 【請求項１】半導体基板上に形成された第１導電型の第
１及び第２の電界効果トランジスタと前記第１及び第２
の電界効果トランジスタ上方に設けられた第１及び第２
のシリコン薄膜内に形成された第２導電型の第３及び第
４の電界効果トランジスタとより成り、前記第１及び第
３の電界効果トランジスタのゲート電極は前記半導体基
板と第１のシリコン薄膜との間に設けられた第１の多結
晶シリコン層で共通に形成され、前記第２及び第４の電
界効果トランジスタのゲート電極は前記半導体基板と第
２のシリコン薄膜との間に設けられた第２の多結晶シリ
コン層で共通に形成され、前記半導体基板の表面部に設
けられた前記第１及び第２の電界効果トランジスタのソ
ースは第１の電源に接続され、前記第３及び第４の電界
効果トランジスタのソースは第２の電源に接続され、前
記第１の電界効果トランジスタのドレインの一部と、前
記第２の多結晶シリコン層の一部と、前記第３の電界効
果トランジスタのドレインの一部が電気的に接続され、
前記第２の電界効果トランジスタのドレインの一部と前
記第１の多結晶シリコン層の一部と前記第４の電界効果
トランジスタのドレインの一部とが電気的に接続される
ように構成され、前記第１の多結晶シリコン層は上面に
第１の絶縁膜、側面に第２の絶縁膜、及び隣接した前記
半導体基板上に第３の絶縁膜を有し、また前記第２の多
結晶シリコン層は上面に第４の絶縁膜、側面に第５の絶
縁膜及び隣接した前記半導体基板上に第６の絶縁膜を有
し、前記第３の電界効果トランジスタは前記第1,2,3の
絶縁膜上の前記第１のシリコン薄膜において前記第１の
絶縁膜に接する領域をソース、前記第２の絶縁膜に接す
る領域をチャンネル、前記第３の絶縁膜に接する領域を
ドレインとして構成され、また前記第４の電界効果トラ
ンジスタは前記第4,5,6の絶縁膜上の前記第２のシリコ
ン薄膜において、前記第４の絶縁膜に接する領域をソー
ス、前記第５の絶縁膜に接する領域をチャンネル、前記
第６の絶縁膜に接する領域をドレインとして構成されて
いることを特長とする相補型スタティックラムセル。 - 【請求項２】特許請求範囲第１項記載の相補型スタティ
ックラムセルにおいて、第３の電界効果トランジスタの
チャンネル領域のシリコン薄膜上、及び第４の電界効果
トランジスタのチャンネル領域のシリコン薄膜上にはそ
れぞれ第１及び第２の側壁が設けられ、前記側壁に覆わ
れた領域は、前記第３及び第４の電界効果トランジスタ
のオフセットドレイン領域であることを特長とする相補
型スタティックラムセル。 - 【請求項３】前記第１及び第２のシリコン薄膜は非単結
晶シリコン膜である特許請求範囲第１項または第２項記
載の相補型スタティックラムセル。 - 【請求項４】前記第１の電界効果トランジスタのドレイ
ンの一部は前記第２の多結晶シリコン層の一部と直接接
触し、かつ前記第３の電界効果トランジスタのドレイン
は、前記第１の電界効果トランジスタのドレインの一部
か、又は前記第２の多結晶シリコン層の一部と直接接触
する構造を有し、また前記第２の電界効果トランジスタ
のドレインの一部は前記第１の多結晶シリコン層の一部
と直接接触し、かつ前記第４の電界効果トランジスタの
ドレインは前記第２の電界効果トランジスタのドレイン
の一部か、又は前記第１の多結晶シリコン層の一部と直
接接触する構造を有する特許請求範囲第１項又は第２項
記載の相補型スタティックラムセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63131021A JPH0714011B2 (ja) | 1988-05-26 | 1988-05-26 | 相補型スタティックラムセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63131021A JPH0714011B2 (ja) | 1988-05-26 | 1988-05-26 | 相補型スタティックラムセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01298762A JPH01298762A (ja) | 1989-12-01 |
| JPH0714011B2 true JPH0714011B2 (ja) | 1995-02-15 |
Family
ID=15048146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63131021A Expired - Lifetime JPH0714011B2 (ja) | 1988-05-26 | 1988-05-26 | 相補型スタティックラムセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714011B2 (ja) |
-
1988
- 1988-05-26 JP JP63131021A patent/JPH0714011B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01298762A (ja) | 1989-12-01 |
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