JPH01298762A - 相補型スタティックラムセル - Google Patents
相補型スタティックラムセルInfo
- Publication number
- JPH01298762A JPH01298762A JP63131021A JP13102188A JPH01298762A JP H01298762 A JPH01298762 A JP H01298762A JP 63131021 A JP63131021 A JP 63131021A JP 13102188 A JP13102188 A JP 13102188A JP H01298762 A JPH01298762 A JP H01298762A
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- drain
- insulating film
- effect transistor
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000295 complement effect Effects 0.000 title claims description 9
- 230000003068 static effect Effects 0.000 title claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 43
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 35
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 35
- 239000010703 silicon Substances 0.000 claims abstract description 35
- 239000010408 film Substances 0.000 claims description 46
- 230000005669 field effect Effects 0.000 claims description 40
- 239000010409 thin film Substances 0.000 claims description 36
- 239000004065 semiconductor Substances 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 21
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract 2
- 239000012535 impurity Substances 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229920001296 polysiloxane Polymers 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 244000309146 drought grass Species 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体記憶装置に関し、特に相補型ＭＯＳスタ
ティックランダムアクセスメモリ（以下ＣＭＯ３−ＳＲ
ＡＭと略す）セルに関する。
ティックランダムアクセスメモリ（以下ＣＭＯ３−ＳＲ
ＡＭと略す）セルに関する。
［従来の技術］
ＣＭＯ５−９ＲＡＭセルは第４図に示す回路構成をとる
。Ｎチャンネル型電界効果トランジスタ（以下、単にＭ
ＯＳＦＥＴ）Ｎｌ及びＮ２のソースは接地電位（以下、
ＧＮＤと記す）に接続され、Ｐチャンネル型ＭＯ９ＦＥ
Ｔ ＰＩ及びＰ２のソースは電源電位（以下ＶＤＤと
記す）に接続される。Ｎチャンネル型ＭＯＳＦＥＴ
Ｎｌ及びＰチャンネル型ＭＯ５ＦＥＴ ＰＩのドレイ
ン、Ｎチャンネル型ＭＯＳＦＥＴ Ｎ２及びＰチャン
ネル型ＭＯＳＦＥＴ Ｐ２のゲートは接点Ａにおいて
共通に接続され、Ｎチャンネル型ＭＯＳ Ｆ Ｅ ＴＮ
２及びＰチャンネル型ＭＯＳＦＥＴ Ｐ２のドレイン
、Ｎチャンネル型ＭＯＳＦＥＴ Ｎｌ及びＰチャンネ
ル型ＭＯ５ＦＥＴ ＰＩのゲートは接点Ｂにおいて共
通に接続される。Ｎチャンネル型ＭＯＳＦＥＴ Ｎ３
は接点Ａとビット線Ｅ上の接点Ｃで接続される。Ｎチャ
ンネル型ＭＯＳＦＥＴＮ４は接点Ｂとビット線π上の接
点りて接続される。Ｎチャンネル型ＭＯＳＦＥＴ Ｎ
３及びＮチャンネル型ＭＯＳＦＥＴ Ｎ４のゲートは
ワード線Ｗに接続される。
。Ｎチャンネル型電界効果トランジスタ（以下、単にＭ
ＯＳＦＥＴ）Ｎｌ及びＮ２のソースは接地電位（以下、
ＧＮＤと記す）に接続され、Ｐチャンネル型ＭＯ９ＦＥ
Ｔ ＰＩ及びＰ２のソースは電源電位（以下ＶＤＤと
記す）に接続される。Ｎチャンネル型ＭＯＳＦＥＴ
Ｎｌ及びＰチャンネル型ＭＯ５ＦＥＴ ＰＩのドレイ
ン、Ｎチャンネル型ＭＯＳＦＥＴ Ｎ２及びＰチャン
ネル型ＭＯＳＦＥＴ Ｐ２のゲートは接点Ａにおいて
共通に接続され、Ｎチャンネル型ＭＯＳ Ｆ Ｅ ＴＮ
２及びＰチャンネル型ＭＯＳＦＥＴ Ｐ２のドレイン
、Ｎチャンネル型ＭＯＳＦＥＴ Ｎｌ及びＰチャンネ
ル型ＭＯ５ＦＥＴ ＰＩのゲートは接点Ｂにおいて共
通に接続される。Ｎチャンネル型ＭＯＳＦＥＴ Ｎ３
は接点Ａとビット線Ｅ上の接点Ｃで接続される。Ｎチャ
ンネル型ＭＯＳＦＥＴＮ４は接点Ｂとビット線π上の接
点りて接続される。Ｎチャンネル型ＭＯＳＦＥＴ Ｎ
３及びＮチャンネル型ＭＯＳＦＥＴ Ｎ４のゲートは
ワード線Ｗに接続される。
かかるＣＣＭＯＳ−５ＲＡを構成するのに、従来はＮチ
ャンネル型ＭＯＳＦＥＴもＰチャンネル型ＭＯＳＦＥＴ
も同一基板上に形成されていたが、近年、Ｐチャンネル
型ＭＯ９ＦＥＴを薄膜トランジスタで構成し、セル面積
を低減する方法が提案されている。この−例を第５図に
示す。また第５図のｚ−ｚ’線断面図を第６図に示す。
ャンネル型ＭＯＳＦＥＴもＰチャンネル型ＭＯＳＦＥＴ
も同一基板上に形成されていたが、近年、Ｐチャンネル
型ＭＯ９ＦＥＴを薄膜トランジスタで構成し、セル面積
を低減する方法が提案されている。この−例を第５図に
示す。また第５図のｚ−ｚ’線断面図を第６図に示す。
Ｐチャンネル型ＭＯＳＦＥＴ ＰＩは第１のシリコン
薄膜５０１．６０１に、Ｐチャンネル型ＭＯ５ＦＥＴＢ
２は第２のシリコン薄膜５０２に形成され、Ｎチャンネ
ル型ＭＯＳＦＥＴ ＮｌとＰチャンネル型ＭＯＳＦＥ
Ｔ ＰＩのゲート電極は第１の多結晶シリコン層５０
３，６０３で共通に形成され、Ｎチャンネル型ＭＯＳＦ
ＥＴ Ｎ２とＰチャンネル型ＭＯＳＦＥＴ Ｂ２の
ゲート電極は、第２の多結晶シリコン層５０４，６０４
で形成されている。Ｐチャンネル型ＭＯ３ＦＥＴ Ｐ
Ｉはゲート電極とドレイン領域の第１のオフセット領域
５２５．６２５を有する。またＰチャンネル型ＭＯＳＦ
ＥＴ Ｐ２はゲート電極とドレイン領域の第２のオフ
セット領域５２６を有する。第１及び第２のオフセット
領域５２５，６２ｉ５及び５２６はフォトレジスタをマ
スクとし、第１及び第２のシリコン薄膜５０１，５０２
，６０１に例えば硼素のような不純物をイオン注入法に
より導入するときに形成される。これにより、Ｐチャン
ネル型ＭＯ３ＦＥＴ Ｐｌ、Ｐ２のオフ電流が低下し
、ＣＭＯＳ −Ｓ ＲＡＭの待機時電流を減少させるこ
とができる。５１１はワード線、５１２（ａ）、５１２
（ｂ）はビット線コンタクトである。なお、５３０．５
３１．６３０は接続用の導電層である。
薄膜５０１．６０１に、Ｐチャンネル型ＭＯ５ＦＥＴＢ
２は第２のシリコン薄膜５０２に形成され、Ｎチャンネ
ル型ＭＯＳＦＥＴ ＮｌとＰチャンネル型ＭＯＳＦＥ
Ｔ ＰＩのゲート電極は第１の多結晶シリコン層５０
３，６０３で共通に形成され、Ｎチャンネル型ＭＯＳＦ
ＥＴ Ｎ２とＰチャンネル型ＭＯＳＦＥＴ Ｂ２の
ゲート電極は、第２の多結晶シリコン層５０４，６０４
で形成されている。Ｐチャンネル型ＭＯ３ＦＥＴ Ｐ
Ｉはゲート電極とドレイン領域の第１のオフセット領域
５２５．６２５を有する。またＰチャンネル型ＭＯＳＦ
ＥＴ Ｐ２はゲート電極とドレイン領域の第２のオフ
セット領域５２６を有する。第１及び第２のオフセット
領域５２５，６２ｉ５及び５２６はフォトレジスタをマ
スクとし、第１及び第２のシリコン薄膜５０１，５０２
，６０１に例えば硼素のような不純物をイオン注入法に
より導入するときに形成される。これにより、Ｐチャン
ネル型ＭＯ３ＦＥＴ Ｐｌ、Ｐ２のオフ電流が低下し
、ＣＭＯＳ −Ｓ ＲＡＭの待機時電流を減少させるこ
とができる。５１１はワード線、５１２（ａ）、５１２
（ｂ）はビット線コンタクトである。なお、５３０．５
３１．６３０は接続用の導電層である。
［発明が解決しようとする問題点コ
上述した従来のＣＭＯ３−３ＲＡＭセルは、フォトレジ
ストをマスクとし、シリコン薄膜にイオン注入してＰチ
ャンネル型ＭＯ９ＦＥＴのソース領域、ドレイン領域を
形成しているので、マスク合わせの精度が問題となり、
ｍ細化を妨げているという欠点がある。
ストをマスクとし、シリコン薄膜にイオン注入してＰチ
ャンネル型ＭＯ９ＦＥＴのソース領域、ドレイン領域を
形成しているので、マスク合わせの精度が問題となり、
ｍ細化を妨げているという欠点がある。
［発明の従来技術に対する相違点］
上述した従来のＣＭＯ５−５ＲＡＭセルに対し、本発明
はＰチャンネル型ＭＯ５ＦＥＴのソース領域、ドレイン
領域をゲート電極に対して自己整合的に形成しているの
で、微細化に有利であるという相違点を有する。
はＰチャンネル型ＭＯ５ＦＥＴのソース領域、ドレイン
領域をゲート電極に対して自己整合的に形成しているの
で、微細化に有利であるという相違点を有する。
［問題点を解決するための手段］
本発明の相補型ＭＯＳスタティックラムセルは、半導体
基板上に形成された第１導電型の第１及び第２の電界効
果トランジスタと、前記第１及び第２の電界効果トラン
ジスタ上方に設けられた第１及び第２のシリコン薄膜内
に形成された第２導電型の第３及び第４の電界効果トラ
ンジスタより成り、前記半導体基板と第１のシリコン薄
膜との間に設けられた第１及び第３の電界効果トランジ
スタのゲート電極は、第１の多結晶シリコン層で共通に
形成され、前記半導体基板と第２のシリコン薄膜との間
に設けられた第２及び第４の電界効果トランジスタのゲ
ート電極は、第２の多結晶シリコン層で共通に形成され
、第１及び第２の電界効果トランジスタのソースは第１
の電源に接続され、第３及び第４の電界効果トランジス
タのソースは第２の電源に接続され、第１の電界効果ト
ランジスタのドレインの一部と、第２の多結晶シリコン
層の一部と、第３の電界効果トランジスタのドレインの
一部が電気的に接続され、第２の電界効果トランジスタ
のドレインの一部と第１の多結晶シリコン層の一部と、
第４の電界効果トランジスタのドレインの一部とが電気
的に接続されるように構成された相補型ＭＯＳスタティ
ックラム用半導体記憶回路装値において、第１の多結晶
シリコン層の上面は第１の絶縁膜で覆い、側面は第２の
絶縁膜で覆い、半導体基板上は第３の絶縁膜で覆い、第
１のシリコン薄膜は第１及び第２及び第３の絶縁膜を介
して第１の多結晶シリコン層の上面及び側面及び半導体
基板上に延在し、さらに第２の絶ＢＩＸに接する第１の
シリコン薄膜上には笹１の側壁を有する構造で、第１の
シリコン薄膜の第１の側壁に覆われていない領域は不純
物拡散領域てあり、不純物拡散領域のうち、第１の絶縁
膜上の領域をソース領域とし、第３の絶縁膜上の領域を
ドレイン領域とし、第１のシリコン薄膜の第２の絶縁膜
に接する領域をチャンネル領域とし、第１の側壁に覆わ
れ、かつ第３の絶縁膜に接する領域をゲート電極に対す
るドレイン領域のオフセット領域とする第３の電界効果
トランジスタと、第２の多結晶シリコン層の上面は第４
の絶縁膜で覆い、側面は第５の絶縁膜で覆い、半導体基
板上は第６の絶縁膜で覆い、第２のシリコン薄膜は第４
及び第５及び第６の絶縁膜を介して第２の多結晶シリコ
ン層の上面及び側面及び半導体基板上に延在し、さらに
第５の絶縁膜に接する第２のシリコン薄膜上には第２の
側壁を有する構造で、第２のシリコン薄膜の第２の側壁
に覆われていない領域は不純物拡散領域であり、不純物
拡散領域のうち、第４の絶縁膜上の領域をソース領域と
し、第６の絶縁膜上の領域をドレイン領域とし、第２の
シリコン薄膜の、第５の絶縁膜に接する領域をチャンネ
ル領域とし、第２の側壁に覆われ、かつ第６の絶縁膜に
接する領域をゲート電極に対するドレイン領域のオフセ
ット領域とする第４の電界効果トランジスタを有してい
る。
基板上に形成された第１導電型の第１及び第２の電界効
果トランジスタと、前記第１及び第２の電界効果トラン
ジスタ上方に設けられた第１及び第２のシリコン薄膜内
に形成された第２導電型の第３及び第４の電界効果トラ
ンジスタより成り、前記半導体基板と第１のシリコン薄
膜との間に設けられた第１及び第３の電界効果トランジ
スタのゲート電極は、第１の多結晶シリコン層で共通に
形成され、前記半導体基板と第２のシリコン薄膜との間
に設けられた第２及び第４の電界効果トランジスタのゲ
ート電極は、第２の多結晶シリコン層で共通に形成され
、第１及び第２の電界効果トランジスタのソースは第１
の電源に接続され、第３及び第４の電界効果トランジス
タのソースは第２の電源に接続され、第１の電界効果ト
ランジスタのドレインの一部と、第２の多結晶シリコン
層の一部と、第３の電界効果トランジスタのドレインの
一部が電気的に接続され、第２の電界効果トランジスタ
のドレインの一部と第１の多結晶シリコン層の一部と、
第４の電界効果トランジスタのドレインの一部とが電気
的に接続されるように構成された相補型ＭＯＳスタティ
ックラム用半導体記憶回路装値において、第１の多結晶
シリコン層の上面は第１の絶縁膜で覆い、側面は第２の
絶縁膜で覆い、半導体基板上は第３の絶縁膜で覆い、第
１のシリコン薄膜は第１及び第２及び第３の絶縁膜を介
して第１の多結晶シリコン層の上面及び側面及び半導体
基板上に延在し、さらに第２の絶ＢＩＸに接する第１の
シリコン薄膜上には笹１の側壁を有する構造で、第１の
シリコン薄膜の第１の側壁に覆われていない領域は不純
物拡散領域てあり、不純物拡散領域のうち、第１の絶縁
膜上の領域をソース領域とし、第３の絶縁膜上の領域を
ドレイン領域とし、第１のシリコン薄膜の第２の絶縁膜
に接する領域をチャンネル領域とし、第１の側壁に覆わ
れ、かつ第３の絶縁膜に接する領域をゲート電極に対す
るドレイン領域のオフセット領域とする第３の電界効果
トランジスタと、第２の多結晶シリコン層の上面は第４
の絶縁膜で覆い、側面は第５の絶縁膜で覆い、半導体基
板上は第６の絶縁膜で覆い、第２のシリコン薄膜は第４
及び第５及び第６の絶縁膜を介して第２の多結晶シリコ
ン層の上面及び側面及び半導体基板上に延在し、さらに
第５の絶縁膜に接する第２のシリコン薄膜上には第２の
側壁を有する構造で、第２のシリコン薄膜の第２の側壁
に覆われていない領域は不純物拡散領域であり、不純物
拡散領域のうち、第４の絶縁膜上の領域をソース領域と
し、第６の絶縁膜上の領域をドレイン領域とし、第２の
シリコン薄膜の、第５の絶縁膜に接する領域をチャンネ
ル領域とし、第２の側壁に覆われ、かつ第６の絶縁膜に
接する領域をゲート電極に対するドレイン領域のオフセ
ット領域とする第４の電界効果トランジスタを有してい
る。
［実施例］
次に本発明について実施例を示す図面を参照して説明す
る。
る。
第１図は本発明の第１実施例の平面図、第２図は第１図
のＸ−Ｘ“線断面図である。第１図で１０１は第１のシ
リコン薄膜、１０２は第２のシリコン薄膜、１０３は第
１の多結晶シリコン層、１０４は第２の多結晶シリコン
層、１０５は第３のＭＯＳＦＥＴのソースの第１の電源
コンタクト、１０６は第４のＭ ＯＳ Ｆ Ｅ Ｔのソ
ースの第１の電源コンタクトで第１の電源は例えばＶＤ
Ｄとする。
のＸ−Ｘ“線断面図である。第１図で１０１は第１のシ
リコン薄膜、１０２は第２のシリコン薄膜、１０３は第
１の多結晶シリコン層、１０４は第２の多結晶シリコン
層、１０５は第３のＭＯＳＦＥＴのソースの第１の電源
コンタクト、１０６は第４のＭ ＯＳ Ｆ Ｅ Ｔのソ
ースの第１の電源コンタクトで第１の電源は例えばＶＤ
Ｄとする。
１３０は第３のＭＯＳＦＥＴのドレインと第２の多結晶
シリコン層を接続する導電層、１３１は第４のＭＯＳＦ
ＥＴのドレインと第１の多結晶シリコン層を接続する導
電層、１０９は第１のＭＯＳＦＥＴのドレインと第２の
多結晶シリコン層１０４のコンタクト、１１０は第２の
ＭＯＳＦＥＴのドレインと第１の多結晶シリコン層１０
３のコンタクト、１１１はワード線、１１２ （ａ）、
（ｂ）はビット線コンタクト、１１３は第１のＭＯ
ＳＦＥＴのソース領域で、例えば接地電位（ＧＮＤと略
す）である第２の電源に接続され、１１４は第２のＭＯ
ＳＦＥＴのソース領域で第２の電源に接続される。第１
及び第２のＭＯＳＦＥＴ！、ｔＮチャンネル型ＭＯＳＦ
ＥＴ、第３及び第４のＭＯＳＦＥＴはＰチャンネル型Ｍ
Ｏ３ＦＥＴとする。
シリコン層を接続する導電層、１３１は第４のＭＯＳＦ
ＥＴのドレインと第１の多結晶シリコン層を接続する導
電層、１０９は第１のＭＯＳＦＥＴのドレインと第２の
多結晶シリコン層１０４のコンタクト、１１０は第２の
ＭＯＳＦＥＴのドレインと第１の多結晶シリコン層１０
３のコンタクト、１１１はワード線、１１２ （ａ）、
（ｂ）はビット線コンタクト、１１３は第１のＭＯ
ＳＦＥＴのソース領域で、例えば接地電位（ＧＮＤと略
す）である第２の電源に接続され、１１４は第２のＭＯ
ＳＦＥＴのソース領域で第２の電源に接続される。第１
及び第２のＭＯＳＦＥＴ！、ｔＮチャンネル型ＭＯＳＦ
ＥＴ、第３及び第４のＭＯＳＦＥＴはＰチャンネル型Ｍ
Ｏ３ＦＥＴとする。
第２図で例えばＰ型シリコン基板である半導体基板２１
５に砒素のような不純物がｌＸｌ０”’ｃｍ−３導入さ
れた。第１のＭＯＳＦＥＴのソース領域２１３及びドレ
イン領域２１６があり、例えば膜厚５０００人の燐のよ
うな不純物がＩ Ｘ １０２θｃｍ−３導入された第１
の多結晶シリコン層２０３の上面を覆って、例えば膜厚
２０００人の酸化シリコンの第１の絶縁膜２１７があり
、側面を覆って、例えば膜厚５００Ａの酸化シリコンの
第２の絶縁膜２１８があり半導体基板２１５上に例えば
膜厚２５０人の酸化シリコンの第３の絶縁膜２１９があ
り、第１の多結晶シリコン層２０３の、上面及び側面及
び半導体基板２１５上に延在して、例えば膜厚１０００
人の第１のシリコン薄膜２０１があり、第２の絶縁膜２
１８と第１のシリコン薄膜２０１を隔てて第１の多結晶
シリコン層２０３の側面に、例えば膜厚３０００人の酸
化シリコンの第１の側壁２２０があり、第１のシリコン
薄膜２０１の、第１の側壁２２０に覆われていない領域
は、例えば硼素のような不純物が１×１０２８ｃｍ−３
導入された不純物拡散領域であり、このうち、第１の絶
縁膜２１７上の領域を第３のＭＯＳＦＥＴのソース領域
２２１とし、第３の絶縁膜２１９上をドレイン領域２２
２とし、第１のシリコン薄膜２０１の、第２の絶縁膜２
１７に接する領域をチャンネル領域２２３とし、第１の
側壁２２０に覆われ、かつ第３の絶縁膜２１９に接する
領域２２４をドレイン側のオフセット領域とする。
５に砒素のような不純物がｌＸｌ０”’ｃｍ−３導入さ
れた。第１のＭＯＳＦＥＴのソース領域２１３及びドレ
イン領域２１６があり、例えば膜厚５０００人の燐のよ
うな不純物がＩ Ｘ １０２θｃｍ−３導入された第１
の多結晶シリコン層２０３の上面を覆って、例えば膜厚
２０００人の酸化シリコンの第１の絶縁膜２１７があり
、側面を覆って、例えば膜厚５００Ａの酸化シリコンの
第２の絶縁膜２１８があり半導体基板２１５上に例えば
膜厚２５０人の酸化シリコンの第３の絶縁膜２１９があ
り、第１の多結晶シリコン層２０３の、上面及び側面及
び半導体基板２１５上に延在して、例えば膜厚１０００
人の第１のシリコン薄膜２０１があり、第２の絶縁膜２
１８と第１のシリコン薄膜２０１を隔てて第１の多結晶
シリコン層２０３の側面に、例えば膜厚３０００人の酸
化シリコンの第１の側壁２２０があり、第１のシリコン
薄膜２０１の、第１の側壁２２０に覆われていない領域
は、例えば硼素のような不純物が１×１０２８ｃｍ−３
導入された不純物拡散領域であり、このうち、第１の絶
縁膜２１７上の領域を第３のＭＯＳＦＥＴのソース領域
２２１とし、第３の絶縁膜２１９上をドレイン領域２２
２とし、第１のシリコン薄膜２０１の、第２の絶縁膜２
１７に接する領域をチャンネル領域２２３とし、第１の
側壁２２０に覆われ、かつ第３の絶縁膜２１９に接する
領域２２４をドレイン側のオフセット領域とする。
２３０は第３のＭＯＳＦＥＴのドレインと第２の多結晶
シリコン層２０４とを接続するための導電層、２０９は
第１のＭＯＳＦＥＴのドレインと第２の多結晶シリコン
Ｎ２Ｏ４のコンタクトである。
シリコン層２０４とを接続するための導電層、２０９は
第１のＭＯＳＦＥＴのドレインと第２の多結晶シリコン
Ｎ２Ｏ４のコンタクトである。
第２及び第４のＭＯＳＦＥＴも、第１及び第３のＭＯＳ
ＦＥＴと同様の構造をとる。
ＦＥＴと同様の構造をとる。
第３図は本発明の第２実施例の断面図である。
本実施例では第１のシリコン薄膜３０１は、第１のＭＯ
ＳＦＥＴのドレイン３１６上の開孔部３０７により直接
半導体基板３１５に接続されている。
ＳＦＥＴのドレイン３１６上の開孔部３０７により直接
半導体基板３１５に接続されている。
このような構造をとる場合、第１のＭＯＳＦＥＴのドレ
インと第３のＭＯＳＦＥＴのドレインは、ＣＭＯＳ構造
のため、Ｐ−Ｎダイオードの順方向特性で接続されるこ
とになるが、第３のＭＯＳＦＥＴが例えば、多結晶シリ
コンのような非単結晶シリコンで形成されていれば、Ｐ
−Ｎダイオードの順方向特性は非常にリーク電流の大き
い特性を示し、ＳＲＡＭセル内の負荷特性にはほとんど
影響しない。この実施例では、第３のＭＯＳＦＥＴのド
レインと第２の多結晶シリコンを接続する導電層が不要
になり、その分工程が簡略化される利点がある。
インと第３のＭＯＳＦＥＴのドレインは、ＣＭＯＳ構造
のため、Ｐ−Ｎダイオードの順方向特性で接続されるこ
とになるが、第３のＭＯＳＦＥＴが例えば、多結晶シリ
コンのような非単結晶シリコンで形成されていれば、Ｐ
−Ｎダイオードの順方向特性は非常にリーク電流の大き
い特性を示し、ＳＲＡＭセル内の負荷特性にはほとんど
影響しない。この実施例では、第３のＭＯＳＦＥＴのド
レインと第２の多結晶シリコンを接続する導電層が不要
になり、その分工程が簡略化される利点がある。
［発明の効果］
以上説明したように本発明は、ＣＭＯＳ −Ｓ ＲＡＭ
セルでシリコシ薄膜中に形成したＰチャンネル型ＭＯ５
ＦＥＴのソース領域、ドレイン領域をゲート電極に対し
て自己整合的に形成することにより、微細化できる効果
がある。
セルでシリコシ薄膜中に形成したＰチャンネル型ＭＯ５
ＦＥＴのソース領域、ドレイン領域をゲート電極に対し
て自己整合的に形成することにより、微細化できる効果
がある。
【図面の簡単な説明】
第１図は本発明の第１実施例の平面図、第２図は第１図
のＸ−Ｘ’線断面図、第３図は本発明の第２実施例の断
面図、第４図はＣＭＯ３−３ＲＡＭセルの回路図、第５
図は従来のＣＣＭＯＳ−５ＲＡセルの平面図、第６図は
第５図のｚ−ｚ’線断面図である。 １０１．２０１，３０１゜ ５０１．６０１・・・・・第１のシリコシ薄膜、１０２
．５０２・・・・・第２のシリコン薄膜、１０３、 ２
０３． ３０３゜ ５０３．６０３・・・・第１の多結晶シリコン層、１０
４．２０４，３０４゜ ５０４．６０４・・・・第２の多結晶シリコン層、１０
δ・・・・・・第３のＭＯＳＦＥＴのソースの第１の電
源コンタクト、 １０６・・・・・・第４のＭＯＳＦＥＴのソースの第１
の電源コンタクト、 ３０７・・・・・第１のＭＯＳＦＥＴのドレインと第３
のＭＯＳＦＥＴのトレイ ンのコンタクト、 １０９．２０９，３０９−−第１（７）ＭＯＳＦＥＴの
Ｆルインと第２の 多結晶シリコン層の コンタクト、 １１０・・・・・・・第２のＭＯＳＦＥＴのドレインと
第１の多結晶シリコ ン屡のコンタクト、 １１１．５１１ ・・・ワード線、 １１２（ａ）、１１２（ｂ）。 ５１２ （ａ）、５１２ （ｂ）−−−ビット線コンタ
クト、 １１３．２１３，３１３・・・第１のＭＯＳＦＥＴのソ
ース領域、 １１４・・・・・・・・・第２のＭＯＳＦＥＴのソース
領域、 ２１５．３１５・・・・半導体基板、 ２１６．３１６・・・・第１のＭＯＳＦＥＴのドレイン
領域、 ２１７．３１７・・・・第１の絶縁膜、２１８．３１８
・・・・第２の絶縁膜、２１９．３１９・・・・第３の
絶縁膜、２２０．３２０・・・・第１の側壁、 ２２１．３２１・・・・第３のＭＯＳＦＥＴのソース領
域、 ゛ ２２２．３２２・・・・第３のＭＯＳＦＥＴのドレイン
領域、 ２２３．３２３−−−−第３のＭＯＳＦＥＴ（７）チャ
ンネル領域、 ２２４・・・・・・・・オフセット領域、１３０．１３
１，２３０゜ ５３０．５３１．６３０・・・・導電層、５２５．６２
５・・・・・第１のオフセット領域、５２６・・・・・
・・第２のオフセット領域、Ｎｌ、Ｎ２．Ｎ３．Ｎ４−
−Ｎチャンネル型ＭＯＳＦＥＴ、 Ｐｌ、Ｐ２−−−−Ｐチャンネル型ＭＯ５ＦＥＴ、Ａ、
Ｂ、Ｃ，Ｄ・・・・・節点、 Ｅ、■・・・・・・・ビット線、 Ｗ・・・・・・・ ・ワード線。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 −
のＸ−Ｘ’線断面図、第３図は本発明の第２実施例の断
面図、第４図はＣＭＯ３−３ＲＡＭセルの回路図、第５
図は従来のＣＣＭＯＳ−５ＲＡセルの平面図、第６図は
第５図のｚ−ｚ’線断面図である。 １０１．２０１，３０１゜ ５０１．６０１・・・・・第１のシリコシ薄膜、１０２
．５０２・・・・・第２のシリコン薄膜、１０３、 ２
０３． ３０３゜ ５０３．６０３・・・・第１の多結晶シリコン層、１０
４．２０４，３０４゜ ５０４．６０４・・・・第２の多結晶シリコン層、１０
δ・・・・・・第３のＭＯＳＦＥＴのソースの第１の電
源コンタクト、 １０６・・・・・・第４のＭＯＳＦＥＴのソースの第１
の電源コンタクト、 ３０７・・・・・第１のＭＯＳＦＥＴのドレインと第３
のＭＯＳＦＥＴのトレイ ンのコンタクト、 １０９．２０９，３０９−−第１（７）ＭＯＳＦＥＴの
Ｆルインと第２の 多結晶シリコン層の コンタクト、 １１０・・・・・・・第２のＭＯＳＦＥＴのドレインと
第１の多結晶シリコ ン屡のコンタクト、 １１１．５１１ ・・・ワード線、 １１２（ａ）、１１２（ｂ）。 ５１２ （ａ）、５１２ （ｂ）−−−ビット線コンタ
クト、 １１３．２１３，３１３・・・第１のＭＯＳＦＥＴのソ
ース領域、 １１４・・・・・・・・・第２のＭＯＳＦＥＴのソース
領域、 ２１５．３１５・・・・半導体基板、 ２１６．３１６・・・・第１のＭＯＳＦＥＴのドレイン
領域、 ２１７．３１７・・・・第１の絶縁膜、２１８．３１８
・・・・第２の絶縁膜、２１９．３１９・・・・第３の
絶縁膜、２２０．３２０・・・・第１の側壁、 ２２１．３２１・・・・第３のＭＯＳＦＥＴのソース領
域、 ゛ ２２２．３２２・・・・第３のＭＯＳＦＥＴのドレイン
領域、 ２２３．３２３−−−−第３のＭＯＳＦＥＴ（７）チャ
ンネル領域、 ２２４・・・・・・・・オフセット領域、１３０．１３
１，２３０゜ ５３０．５３１．６３０・・・・導電層、５２５．６２
５・・・・・第１のオフセット領域、５２６・・・・・
・・第２のオフセット領域、Ｎｌ、Ｎ２．Ｎ３．Ｎ４−
−Ｎチャンネル型ＭＯＳＦＥＴ、 Ｐｌ、Ｐ２−−−−Ｐチャンネル型ＭＯ５ＦＥＴ、Ａ、
Ｂ、Ｃ，Ｄ・・・・・節点、 Ｅ、■・・・・・・・ビット線、 Ｗ・・・・・・・ ・ワード線。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 −
Claims (4)
- （１）半導体基板上に形成された第１導電型の第１及び
第２の電界効果トランジスタと前記第１及び第２の電界
効果トランジスタ上方に設けられた第１及び第２のシリ
コン薄膜内に形成された第２導電型の第３及び第４の電
界効果トランジスタとより成り、前記第１及び第３の電
界効果トランジスタのゲート電極は前記半導体基板と第
１のシリコン薄膜との間に設けられた第１の多結晶シリ
コン層で共通に形成され、前記第２及び第４の電界効果
トランジスタのゲート電極は前記半導体基板と第２のシ
リコン薄膜との間に設けられた第２の多結晶シリコン層
で共通に形成され、前記半導体基板の表面部に設けられ
た前記第１及び第２の電界効果トランジスタのソースは
第１の電源に接続され、前記第３及び第４の電界効果ト
ランジスタのソースは第２の電源に接続され、前記第１
の電界効果トランジスタのドレインの一部と、前記第２
の多結晶シリコン層の一部と、前記第３の電界効果トラ
ンジスタのドレインの一部が電気的に接続され、前記第
２の電界効果トランジスタのドレインの一部と前記第１
の多結晶シリコン層の一部と前記第４の電界効果トラン
ジスタのドレインの一部とが電気的に接続されるように
構成され、前記第１の多結晶シリコン層は上面に第１の
絶縁膜、側面に第２の絶縁膜、及び隣接した前記半導体
基板上に第３の絶縁膜を有し、また前記第２の多結晶シ
リコン層は上面に第４の絶縁膜、側面に第５の絶縁膜及
び隣接した前記半導体基板上に第６の絶縁膜を有し、前
記第３の電界効果トランジスタは前記第１、２、３の絶
縁膜上の前記第１のシリコン薄膜において前記第１の絶
縁膜に接する領域をソース、前記第２の絶縁膜に接する
領域をチャンネル、前記第３の絶縁膜に接する領域をド
レインとして構成され、また前記第４の電界効果トラン
ジスタは前記第４、５、６の絶縁膜上の前記第２のシリ
コン薄膜において、前記第４の絶縁膜に接する領域をソ
ース、前記第５の絶縁膜に接する領域をチャンネル、前
記第６の絶縁膜に接する領域をドレインとして構成され
ていることを特長とする相補型スタティックラムセル。 - （２）特許請求範囲第１項記載の相補型スタティックラ
ムセルにおいて、第３の電界効果トランジスタのチャン
ネル領域のシリコン薄膜上、及び第４の電界効果トラン
ジスタのチャンネル領域のシリコン薄膜上にはそれぞれ
第１及び第２の側壁が設けられ、前記側壁に覆われた領
域は、前記第３及び第４の電界効果トランジスタのオフ
セットドレイン領域であることを特長とする相補型スタ
ティックラムセル。 - （３）前記第１及び第２のシリコン薄膜は非単結晶シリ
コン膜である特許請求範囲第１項または第２項記載の相
補型スタティックラムセル。 - （４）前記第１の電界効果トランジスタのドレインの一
部は前記第２の多結晶シリコン層の一部と直接接触し、
かつ前記第３の電界効果トランジスタのドレインは、前
記第１の電界効果トランジスタのドレインの一部か、又
は前記第２の多結晶シリコン層の一部と直接接触する構
造を有し、また前記第２の電界効果トランジスタのドレ
インの一部は前記第１の多結晶シリコン層の一部と直接
接触し、かつ前記第４の電界効果トランジスタのドレイ
ンは前記第２の電界効果トランジスタのドレインの一部
か、又は前記第１の多結晶シリコン層の一部と直接接触
する構造を有する特許請求範囲第１項又は第２項記載の
相補型スタティックラムセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63131021A JPH0714011B2 (ja) | 1988-05-26 | 1988-05-26 | 相補型スタティックラムセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63131021A JPH0714011B2 (ja) | 1988-05-26 | 1988-05-26 | 相補型スタティックラムセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01298762A true JPH01298762A (ja) | 1989-12-01 |
| JPH0714011B2 JPH0714011B2 (ja) | 1995-02-15 |
Family
ID=15048146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63131021A Expired - Lifetime JPH0714011B2 (ja) | 1988-05-26 | 1988-05-26 | 相補型スタティックラムセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714011B2 (ja) |
-
1988
- 1988-05-26 JP JP63131021A patent/JPH0714011B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0714011B2 (ja) | 1995-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6917083B1 (en) | Local ground and VCC connection in an SRAM cell | |
| US20020158277A1 (en) | Semiconductor integrated circuit device and manufacturing method therefor | |
| JP2001352077A (ja) | Ｓｏｉ電界効果トランジスタ | |
| JPH01102955A (ja) | Ｍｏｓ型半導体記憶回路装置 | |
| JP2830535B2 (ja) | Ｃｍｏｓ型ｓｒａｍおよびその製造方法 | |
| US6194261B1 (en) | High yield semiconductor device and method of fabricating the same | |
| JPH0586674B2 (ja) | ||
| US5959334A (en) | Semiconductor memory device | |
| JPH01298762A (ja) | 相補型スタティックラムセル | |
| JP2647020B2 (ja) | 相補型薄膜トランジスタ及びその製造方法 | |
| JP3102923B2 (ja) | 半導体記憶装置 | |
| KR0170311B1 (ko) | 스태틱 랜덤 억세스 메모리 및 그 제조방법 | |
| JP2751658B2 (ja) | 半導体装置 | |
| JP2562419B2 (ja) | 相補型薄膜トランジスタの製造方法 | |
| JPH0722182B2 (ja) | 相補形半導体装置 | |
| JP3070064B2 (ja) | 半導体メモリ | |
| JPH04115538A (ja) | 半導体装置 | |
| JPH0492473A (ja) | 縦チャネル型絶縁ゲイト型電界効果半導体装置の作製方法 | |
| KR930010120B1 (ko) | 인버터용 cmos 트랜지스터 및 그 제조방법 | |
| JP2621820B2 (ja) | スタティック型メモリセル | |
| JPS63104467A (ja) | 半導体集積回路装置 | |
| JP2621824B2 (ja) | 半導体装置の製造方法 | |
| JPH04321271A (ja) | 半導体装置 | |
| KR0131741B1 (ko) | 반도체 기억장치 및 그 제조방법 | |
| JP3190255B2 (ja) | 絶縁ゲイト型電界効果トランジスタ及び半導体集積回路 |