JPH01318239A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01318239A JPH01318239A JP63151821A JP15182188A JPH01318239A JP H01318239 A JPH01318239 A JP H01318239A JP 63151821 A JP63151821 A JP 63151821A JP 15182188 A JP15182188 A JP 15182188A JP H01318239 A JPH01318239 A JP H01318239A
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- semiconductor integrated
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- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000000605 extraction Methods 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
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- 229910052710 silicon Inorganic materials 0.000 description 1
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に入出力用のパッド
電極を改善した半導体集積回路に関する。
電極を改善した半導体集積回路に関する。
従来の半導体集積回路における入出力用パッド電極の構
造を第３図（ａ）の平面図、第３図（ｂ）のＣ−Ｃ線拡
大断面図に示す。図において、半導体集積回路チップ基
板ｌの上面に第１絶縁膜２が形成され、この上に図外の
第１配線が形成される。
造を第３図（ａ）の平面図、第３図（ｂ）のＣ−Ｃ線拡
大断面図に示す。図において、半導体集積回路チップ基
板ｌの上面に第１絶縁膜２が形成され、この上に図外の
第１配線が形成される。
また、この上に第２絶縁膜３が形成され、この上に第２
配線の一部でパッド電極４が形成されている。そして、
このパッド電極４にはボンディング線５の一端が接続さ
れ、図外の外部導出用のリード等に接続される。
配線の一部でパッド電極４が形成されている。そして、
このパッド電極４にはボンディング線５の一端が接続さ
れ、図外の外部導出用のリード等に接続される。
〔発明が解決しようとする課題］
上述した従来のパッド重陽は、第２絶縁膜３の平坦面の
上に形成されており、バット電極４の上面も平坦になっ
ている。このため、パッド電極４に接続したボンディン
グ線５のループが下方に変形したときに、第３図（ｂ）
に示すように、ボンディング線５の一端側が全体的に下
方に変形され、その一部がチップのグイシングエッジＸ
に接触する、所謂エツジタッチが生じ易くなる。このエ
ツジタッチにより、ボンディング線５が配線やチップ基
板に電気的に短絡し、半導体集積回路の信頼性を低下さ
せる原因となっている。
上に形成されており、バット電極４の上面も平坦になっ
ている。このため、パッド電極４に接続したボンディン
グ線５のループが下方に変形したときに、第３図（ｂ）
に示すように、ボンディング線５の一端側が全体的に下
方に変形され、その一部がチップのグイシングエッジＸ
に接触する、所謂エツジタッチが生じ易くなる。このエ
ツジタッチにより、ボンディング線５が配線やチップ基
板に電気的に短絡し、半導体集積回路の信頼性を低下さ
せる原因となっている。
本発明は上述したエツジタッチを防止することが可能な
パッド電極を有する半導体集積回路を提供することを目
的としている。
パッド電極を有する半導体集積回路を提供することを目
的としている。
本発明の半導体集積回路は、基板の絶縁膜上に形成した
パッド電極のボンディング線引き出し側の部位に、ボン
ディング線を接続する箇所よりも相対的に上方に突出し
た突部を形成している。
パッド電極のボンディング線引き出し側の部位に、ボン
ディング線を接続する箇所よりも相対的に上方に突出し
た突部を形成している。
上述した構成では、ボンディング線はパッド電極の突部
によって支持されるため、ボンディング線の下方への変
形が防止され、半導体集積回路のグイシングエッジへの
接触が防止される。
によって支持されるため、ボンディング線の下方への変
形が防止され、半導体集積回路のグイシングエッジへの
接触が防止される。
〔実施例］
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例を示しており、同図（ａ）
は平面図、同図（ｂ）はそのＡ−Ａ線拡大断面図である
。
は平面図、同図（ｂ）はそのＡ−Ａ線拡大断面図である
。
図示のように、シリコン等の半導体からなるチップ基板
１上にシリコン酸化膜等の第１絶縁膜２を形成しており
、この上に図示を省略した第１配線を形成している。ま
た、この上にＣＶＤシリコン酸化膜等からなる第２絶縁
膜３を形成している。
１上にシリコン酸化膜等の第１絶縁膜２を形成しており
、この上に図示を省略した第１配線を形成している。ま
た、この上にＣＶＤシリコン酸化膜等からなる第２絶縁
膜３を形成している。
そして、この実施例では、この第２絶縁膜３のパッド電
極を配設する領域をエツチング除去して方形の開口を設
け、この開口を含む開口よりも広い領域に第２配線を形
成してパッド電極４を形成している。したがって、形成
されたパッド電極４には、その周辺部が中央部よりも相
対的に上方に突出され、この周辺部に突部４ａが構成さ
れることになる。
極を配設する領域をエツチング除去して方形の開口を設
け、この開口を含む開口よりも広い領域に第２配線を形
成してパッド電極４を形成している。したがって、形成
されたパッド電極４には、その周辺部が中央部よりも相
対的に上方に突出され、この周辺部に突部４ａが構成さ
れることになる。
なお、この実施例では、第２絶縁膜３は１．０〜１．５
μｍの厚さとし、エツチング除去した領域は１００ＩＩ
Ｉ１口の寸法の開口としている。
μｍの厚さとし、エツチング除去した領域は１００ＩＩ
Ｉ１口の寸法の開口としている。
この構成によれば、パッド電極４に一端を接続したボン
ディング線５のループが下方に変形した場合でも、第１
図（ｂ）のように、ボンディング線５の一端部位は、ボ
ンディング線５の引き出し側に位置される突部４ａによ
って支持されることになり、その下方への変形が防止さ
れる。これにより、ボンディング線５の一部がチップの
グイシングエッジに接触するエツジタッチを防止でき、
半導体集積回路の信頼性を向上させる。
ディング線５のループが下方に変形した場合でも、第１
図（ｂ）のように、ボンディング線５の一端部位は、ボ
ンディング線５の引き出し側に位置される突部４ａによ
って支持されることになり、その下方への変形が防止さ
れる。これにより、ボンディング線５の一部がチップの
グイシングエッジに接触するエツジタッチを防止でき、
半導体集積回路の信頼性を向上させる。
第２図は本発明の第２実施例を示しており、同図（ａ）
は平面図、同図（ｂ）はそのＢ−Ｂ線拡大断面図である
。なお、第１実施例と同一部分には同一符号を付しであ
る。
は平面図、同図（ｂ）はそのＢ−Ｂ線拡大断面図である
。なお、第１実施例と同一部分には同一符号を付しであ
る。
この実施例では、第１絶縁膜２上に形成した第１配線の
一部６を、パッド電極の外側、つまりボンディング線５
を引き出す方向に沿って延設することにより、この上に
形成する第２絶縁膜３の一部に突部３ａを形成し、更に
この上に第２配線の一部で形成するパッド電極４の外側
寄りの位置に突部４ｂを形成している。なお、この場合
には、第２絶縁膜３には開口を設ける必要はない。
一部６を、パッド電極の外側、つまりボンディング線５
を引き出す方向に沿って延設することにより、この上に
形成する第２絶縁膜３の一部に突部３ａを形成し、更に
この上に第２配線の一部で形成するパッド電極４の外側
寄りの位置に突部４ｂを形成している。なお、この場合
には、第２絶縁膜３には開口を設ける必要はない。
この構成によれば、パッド電極４に接続したボンディン
グ線５の一端側の部位は、突部４ｂにおいて支持される
ことになり、第１実施例と同様にボンディング線５のル
ープ形状が下方に変形した場合でも、一端側の部位の下
方への変形を抑制してエツジタッチを防止することがで
きる。
グ線５の一端側の部位は、突部４ｂにおいて支持される
ことになり、第１実施例と同様にボンディング線５のル
ープ形状が下方に変形した場合でも、一端側の部位の下
方への変形を抑制してエツジタッチを防止することがで
きる。
以上説明したように本発明は、パッド電極のボンディン
グ線引き出し側の部位に、ボンディング線を接続する箇
所よりも相対的に上方に突出した突部を形成しているの
で、ボンディング線はパッド電極の突部によって支持さ
れて下方への変形が防止され、半導体集積回路のグイシ
ングエッジへの接触による短絡を防止して、半導体集積
回路の信頼性を向上できる効果がある。
グ線引き出し側の部位に、ボンディング線を接続する箇
所よりも相対的に上方に突出した突部を形成しているの
で、ボンディング線はパッド電極の突部によって支持さ
れて下方への変形が防止され、半導体集積回路のグイシ
ングエッジへの接触による短絡を防止して、半導体集積
回路の信頼性を向上できる効果がある。
第１図は本発明の第１実施例を示し、同図（ａ）は平面
図、同図（ｂ）はそのＡ−Ａ線に沿う拡大断面図、第２
図は本発明の第２実施例を示し、同図（ａ）は平面図、
同図（ｂ）はそのＢ−Ｂ線に沿う拡大断面図、第３図は
従来の半導体集積回路を示し、同図（ａ）は平面図、同
図（ｂ）はそのＣ−Ｃ線に沿う拡大断面図である。 １・・・チップ基板、２・・・第１絶縁膜、３・・・第
２絶縁膜、４・・・第２配線（パッド電極）、４ａ、４
ｂ・・・突部、５・・・ボンディング線、６・・・第１
配線。 第１図 （ｂ） 第２図 （ｂ）
図、同図（ｂ）はそのＡ−Ａ線に沿う拡大断面図、第２
図は本発明の第２実施例を示し、同図（ａ）は平面図、
同図（ｂ）はそのＢ−Ｂ線に沿う拡大断面図、第３図は
従来の半導体集積回路を示し、同図（ａ）は平面図、同
図（ｂ）はそのＣ−Ｃ線に沿う拡大断面図である。 １・・・チップ基板、２・・・第１絶縁膜、３・・・第
２絶縁膜、４・・・第２配線（パッド電極）、４ａ、４
ｂ・・・突部、５・・・ボンディング線、６・・・第１
配線。 第１図 （ｂ） 第２図 （ｂ）
Claims (1)
- １、半導体基板の絶縁膜上に形成したパッド電極にボン
ディング線を接続して外部リードとの接続を行う半導体
集積回路において、前記パッド電極のボンディング線引
き出し側の部位に、ボンディング線を接続する箇所より
も相対的に上方に突出した突部を形成したごとを特徴と
する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63151821A JPH01318239A (ja) | 1988-06-20 | 1988-06-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63151821A JPH01318239A (ja) | 1988-06-20 | 1988-06-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01318239A true JPH01318239A (ja) | 1989-12-22 |
Family
ID=15527052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63151821A Pending JPH01318239A (ja) | 1988-06-20 | 1988-06-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01318239A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100210711B1 (ko) * | 1996-10-01 | 1999-07-15 | 윤종용 | 반도체 칩 구조 |
-
1988
- 1988-06-20 JP JP63151821A patent/JPH01318239A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100210711B1 (ko) * | 1996-10-01 | 1999-07-15 | 윤종용 | 반도체 칩 구조 |
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