KR100192631B1 - 반도체장치 - Google Patents

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KR100192631B1
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signal lead
bonding
layer
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메그미 구스미
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니시무로 타이죠
가부시기가이샤 도시바
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Abstract

본 발명은 전기특성의 핀간 의존성을 감소시켜 고주파 영역에서의 동작이 가능한 반도체장치를 제공하고, 반도체기판의 칩 두께가 증대해도 기판 탑재부의 캐비티부로의 와이어본딩을 가능하게 하며, 캐비티부에 특정의 전위를 갖게 하여 대전류 하에서의 사용 및 고속동작에 대응한 반도체장치를 제공한다.
기판 탑재부(10)에는 주면 중앙부분의 캐비티부(11)에 반도체기판(1)이 고착되어 있다. 신호리드(41)와 전원리드(31)를 갖춘 복수의 내부리드는 기판탑재부의 주면 주변부분에 그 선단이 반도체기판에 대향하도록 배치되고, 상기 내부리드의 선단부와 반도체기판은 본딩와이어로 접속되어 있다. 신호리드(41)와 반도체기판(1)을 잇는 본딩와이어의 와이어 길이는 모두 실질적으로 동일하다. 내부리드는 기판 탑재부 주변에 적어도 2층으로 적층된 세라믹층(40)의 표면에 형성되어 있고, 신호리드(41)를 지지하는 세라믹층(40)에 형성된 개구부의 개구형상은 기판 탑재부보다 각이 많은 다각형으로 하고 있다 신호리드를 지지하는 세라믹층(40)에 있어서, 이 기판 탑재부(10)의 각에 가까운 부분은 높고, 이 기판 탑재부의 변의 중앙부분으로 될수록 낮아지도록 단차를 형성할 수 있다. 내부리드의 신호리드를 지지하는 기판 탑재부의 세라믹층의 개구부 또는 캐비티부의 형상을 각형의 기판 탑재부보다 각을 많게 하여 다각형으로 하든가 또는 신호리드를 갖춘 세라믹층의 소정의 영역에 단차를 형성함으로써 내부리드/반도체기판의 접속전극간의 본딩와이어 길이의 오차를 적게한다.

Description

반도체장치
제1도는 본 발명의 제1실시예에 따른 반도체장치의 평면도.
제2도는 제1실시예에 따른 반도체장치의 평면도.
제3도는 제1실시예에 따른 기판 탑재부의 사시도.
제4도는 제2실시예에 따른 반도체장치의 평면도.
제5도는 제3실시예에 따른 반도체장치의 사시도.
제6도는 제3실시예에 따른 기판 탑재부의 사시도.
제7도는 제4실시예에 따른 반도체장치의 사시도.
제8도는 제5실시예에 따른 반도체장치의 사시도.
제9도는 제6실시예에 따른 반도체장치의 평면도.
제10도는 제7실시예에 따른 반도체장치의 사시도.
제11도는 제7실시예에 따른 반도체장치의 단면도.
제12도는 제8실시예에 따른 반도체장치의 사시도.
제13도는 종래의 반도체장치의 사시도.
제14도는 제13도에 나타낸 A영역 부분 확대 평면도.
제15도는 종래의 반도체장치의 사시도.
제16도는 본딩기구의 작용을 설명한 종래의 반도체장치의 단면도.
제17도는 본딩기구의 작용을 설명한 종래의 반도체장치의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 9 : 외부단자
10 : 기판 탑재부 11 : 캐비티부
12 : 어셈블리마크 13 : 도전성 접착재
14 : 탑재판 15 : 기판 탑재부의 개구부
16 : 전극패드 20 : 세라믹 기판
30 : 세라믹층의 제1층 31 : 전원리드
32,33,35,42,62 : 본딩와이어 34,44 : 저(低)영역
40 : 세라믹층의 제2층 41 : 신호리드
50 : 세라믹층의 제3층 60 : 세라믹층
61 : 내부리드 90 : 핀 영역
[산업상의 이용분야]
본 발명은, 예컨대 300MHz-1GHz에서 사용하는 고주파특성에 우수한 반도체 장치 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
IC, LSI 등의 집적회로가 형성된 반도체장치는 통상 세라믹 등의 패키지에 수용되어 있다. 세라믹 패키지는 가압성형에 의한 소결법이나 적층법이 알려져 있다. 적층법은, 예컨대 그린시트 상에 내부리드로 되는 페이스트 형상의 금속층을 스크린 인쇄법 등으로 적층하고, 이것을 몇 매 겹쳐서 1500℃ 정도의 온도에서 소결하여 형성한다.
제13도는 종래의 적층법으로 형성한 세라믹 패키지를 갖춘 반도체장치의 사시도, 제14도는 제13도에 나타낸 원형영역(A)의 평면도, 제15도는 제14도의 내부리드와 반도체기판 부분의 일부를 모식적으로 표시한 사시도이다. 직접회로가 형성되어 있는 실리콘 반도체 등의 반도체기판(1)은 질화 알루미늄 등의 세라믹기판으로 이루어진 기판 탑재부(2)의 중앙부분에 접합되어 있다. 기판 탑재부(2)의 주변부분에는 세라믹층 상에 반도체기판(1)을 에워싸도록 내부리드(3,4)가 형성되어 있다. 내부리드는 다층으로 적층되어 있고, 이 종래예에서는 하층의 전원리드로부터 구성된 내부리드(3)와 그 위에 형성된 상층의 신호리드로부터 구성된 내부리드(4)를 구비하고 있다(제15도 참조). 기판 탑재부(2)의 각 변(邊) 및 변에 가까운 부분에 배치된 내부리드(4)의 외부단자에 접속하는 측의 단부는 기판 탑재부(2)의 내부리드(3)를 지지하는 세라믹층으로 피복되어 있다.
내부리드(4)의 타단은 노출되어 있고 반도체기판(1)과 대향하고 있다. 또한, 내부리드(3)의 외부단자에 접속되는 측의 단부는 기판 탑재부(2)의 외부단자를 지지하는 세라믹층으로 피복되어 있고, 타단은 노출되어 있어 반도체기판(1)과 대향하고 있다. 반도체기판(1)이 탑재되어 있는 기판 탑재부(2)의 중앙부분은 캐비티부(8)로 되어 있고, 그 저면(5)은 전원층으로 되어 있다. 직접회로가 형성된 반도체기판(1)은 에폭시수지 등의 도전성 접착재(6)에 의해 고착되어 있다. 내부리드(3,4)는 본딩와이어(7)에 의해 반도체기판(1) 표면의 신호계 패드나 전원계 패드 등의 접속전극(도시되지 않았음)에 접속되어 있다. 또한, 내부리드(3) 중의 전원리드는 캐비티 저면(5)의 전원층에 접속되어 있다. 외부단자(9)는 핀형상이며, 기판 탑재부(2)의 주변부의 표면에 심어져 설치되어 있다. 외부단자(9)는 기판 탑재부(2) 내부에 형성된 도전로를 매개로 상기 내부리드(3,4)에 전기적으로 접속되어 있다. 반도체기판(1)은 캡(도시되지 않았음)에 의해 본딩와이어 등과 함께 밀봉되어 있다.
상기한 반도체장치는 반도체기판을 탑재하는 기판 탑재부를 갖추고 있고, 이 기판 탑재부에는 내부리드가 2층 이상의 다층구조로 배치되어 있다. 그리고, 그 고주파특성을 열화시키지 않기 위해 신호리드의 층과 전원리드의 층으로 분리되어 있다. 그리고, 반도체기판 탑재영역은 기판 탑재부 중앙의 캐비티부에 탑재되어 있다. 이 캐비티부의 형상은 기판 탑재부의 형상과 마찬가지로 정방형으로 되어 있다. 기판 탑재부는 반도체기판에 맞추어 거의 정방형으로 형성되어 있다. 따라서, 본딩와이어의 필요로 하는 와이어 길이는 반도체기판의 각(角) 부근과 변 중앙부근에서는 다르게 되어 있다. 결국, 반도체기판의 각 부근의 본딩와이어는 길고, 반도체기판의 변 중앙부근에 접속된 본딩와이어는 짧다. 와이어 길이가 달라지면 저항도 달라지고, 특히 최근 반도체장치는 고주파에서의 사용이 많아지게 되어 있어 이와 같은 고주파영역에서의 사용은 특히 와이어 길이의 영향이 크다. 그 결과, 전기특성의 외부단자(핀)간 의존성이 생겨 탑재하는 반도체기판의 집적회로의 특성에 규제를 주게 된다.
또한, 탑재하는 반도체기판에 의해서는 전기적 특성을 확보하기 위해 필요에 따라 캐비티부에 특정 전위를 갖게 함으로써 대전류 하에서의 사용이나 고속동작을 가능하게 하고 있다. 그러나, 반도체기판(칩)의 칩 두께는 칩이 형성되는 웨이퍼의 대구경화(大口經化), 대칩화에 따라 증가하는 경향에 있다. 그리도, 현재의 통상 반도체기판의 칩두께가 290μm에서는 내부리드로부터 캐비티부로의 본딩은 용이하지만(제15도 참조), 대형화하여 칩두께가 350μm으로 되면 본딩시에 본딩기구가 반도체기판(칩)의 각(角)부에 있어 와이어본딩에 지장을 초래하는 것으로 된다.
제16도와 제17도를 참조하여 이 문제를 설명한다. 제16도와 제17도 모두기판 탑재부의 단면도이다. 제16도는 기판 탑재부(2)에 핀(9), 본딩와이어(7), 도전성 접착재(6)로 고착된 칩(1), 본딩기구(BT)를 나타내고, 제17도는 고착된 칩(1)을 나타내고 있다. 이 기판 탑재부(2)의 캐비티 저부(5)는 금속이 형성되어 그것이 전원층으로 되어 있다. 또한, 제16도의 화살표(→)는 본딩기구(BT)의 동작을 나타내고 있다. 현재, 반도체기판(1)에 대향하고 있는 내부리드(3:전원리드)로부터 캐비티부 저면(5)의 전원층으로 본딩와이어를 본딩하는 공정을 수행하는 것으로 한다.
본딩기구(BT)는 내부리드(3)로부터 캐비티부 저면(5)으로 향하지만, 이 저면(5)을 향해 본딩기구를 하강시킬 때, 본딩기구(BT)가 칩(1)의 단(둥근부분으로 에워싸인 부분)에 닿아 본딩와이어(7)를 절단해 버린다 따라서, 내부리드(3)와 거리를 충분히 만들어 본딩을 행할 필요가 있다. 본딩시에 본딩기구(BT)가 칩(1)의 각에 닿는 현상은 칩(1)의 두께가 증가함에 따라 커지게 된다. 제17도에 나타낸 바와 같이 캐비티 저면(5)에 본딩와이어를 본딩하는 경우에, 본딩기구(BT)가 칩(1)에 접촉되지 않고서 본딩 가능한 최소 와이어 길이 x는마진을 취하여 약 0.8mm이다. 즉, 이때 칩(1)의 두께는 350μm, 도전성 접착재(6)의 두께는 60μm로 하면, x=(350+60)/tan30°=0.71(약 0.8mm)로 된다.
이것을 기준으로 하여 실제로 칩두께를 290, 350, 450μm의 3종류를 설치하여 평가를 수행해 보았다. 그 결과, 칩두께 290μm의 경우는 0~45도의 전각도 대응 가능(반도체 칩두께에 무관함)하지만, 칩두께 350μm의 경우는 20도 이상의 각도가 필요하고, 칩두께 450μm의 경우에는 40도 이상의 각도가 필요하다.
따라서, 350μm 및 450μm 칩두께의 반도체기판에서는 와이어본딩 길이가 변의 중심에 비교해 긴 각 부근만이 겨우 본딩에 대응 가능한 것을 알았다. 이 때문에 반도체기판의 칩두께가 증가하면 캐비티부로의 와이어본딩이 곤란하게되고, 전기특성에 있어서 사용 환경의 한계가 낮아지는 현상이 생기고 있다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 전기특성의 핀간 의존성을 감소시켜 고주파 영역에서의 동작이 가능한 반도체장치를 제공하는 것을 그 목적으로 하고 있다. 또한, 반도체기판의 칩두께가 증대해도 기판 탑재부의 캐비티부로의 와이어본딩을 가능하게 하여 캐비티부에 특정 전위를 갖게 하여 대전류 하에서의 타용 및 고속동작에 대응한 반도체장치를 제공하는 것에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 반도체장치는, 집적회로가 형성된 반도체기판과, 주면 중앙부분에 형성된 캐비티부에 상기 반도체기판이 고착되어 있는 기판 탑재부, 이 기판 탑재부의 주면 주변부분에 그 선단이 상기 반도체기판에 대향하도록 배치되고, 신호리드와 전원리드를 갖춘 복수의 내부리드 및 이 내부리드의 선단부와 상기 반도체기판에 형성된 접속전극을 접속하는 본딩와이어를 구비하고, 상기 내부리드 중의 신호리드와 상기 반도체기판의 접속전극을 잇는 상기 본딩와이어의 와이어 길이는 모두 실질적으로 같은 것을 제1특징으로 한다. 상기 내부리드는 상기 기판 탑재부 주변부에 적어도 2층으로 적층된 세라믹층의 표면에 형성되면서 상기 신호리드를 지지하는 세라믹층에 형성된 개구부의 개구형상은 기판 탑재부보다 각이 많은 다각형으로 해도 된다. 상기 내부리드는 상기 캐비티부를 구성하는 1충의 세라믹층의 표면에 형성되고 이 층 상에는 전원리드 및 신호리드가 형성되어 있으며 , 더욱이 이 세라믹층의 중앙부분에 형성된 상기 캐비티부의 개구형상은 상기 기판 탑재부보다 각이 많은 다각형인 것과 같이 해도 된다. 상기 캐비티부 저면 상에는 어셈블리마크를 형성하도록 해도 된다.
상기 신호리드를 지지하는 세라믹층에 있어서 소정의 영역을 다른 영역보다 낮게 하여 그곳에 단차를 설치하면서 이 소정의 영역에 형성되어 있는 신호리드에 본딩되는 본딩와이어의 접합점은 상기 다른 영역의 신호리드에 본딩되는 본딩와이어의 접합점보다 상기 반도체기판으로부터 떨어져 있도록 해도 된다 상기 신호리드를 지지하는 세라믹층에 있어서 이 기판 탑재부의 각에 가까운 부분은 높고, 이 기판 탑재부 변의 중앙부분으로 될수록 낮아지도록 단차를 형성해도 된다. 또 상기 전원리드를 지지하는 세라믹층에 있어서, 소정의 영역을 다른 영역보다 낮게 하여 그곳에 단차를 설치하고, 또한 이 소정의 영역에 형성되어 있는 전원리드에 본딩되는 본딩와이어의 접합점은 상기 다른 영역의 전원리드에 본딩되는 본딩와이어의 접합점보다 상기 반도체기판으로부터 떨어지도록 해도 좋다.
집적회로가 형성되고, 그 표면에 접속전극을 갖춘 반도체기판과, 주면 중앙부분에 형성된 캐비티부에 상기 반도체기판이 고착되어 있는 기판 탑재부, 상기 기판 탑재부의 주면 주변부분에 그 선단이 상기 반도체기판에 대향하도록 배치되고, 신호리드와 전원리드를 갖춘 복수의 내부리드 및, 상기 내부리드의 선단부와 상기 반도체기판의 상기 접속전극 또는 상기 캐비티부의 전원층을 접속하는 본딩와이어를 구비하고, 상기 기판 탑재부는 상기 내부리드를 지지하는 세라믹층을 갖추고 있고, 이 세라믹층에는 소정의 영역을 다른 영역보다 낮게 하여 그곳에 단차를 설치하고 있으면서 이 소정의 영역에 형성되어 있는 전원리드에 본딩되는 본딩와이어의 접합점은 상기 다른 영역의 전원리드에 본딩되는 본딩와이어의 접합점보다 상기 반도체기판으로부터 떨어져 있는 것을 제2특징으로 하고 있다.
[작용]
상기와 같이 구성된 본 발명은, 내부리드의 신호리드를 지지하는 기판 탑재부의 세라믹층의 개구부 또는 캐비티부의 형상을 각형의 기판 탑재부보다 각을 많게 하여 다각형으로 하든가, 또는 신호계 리드를 갖춘 세라믹층의 소정의 영역에 단차를 형성함으로써 내부리드/반도체기판의 접속전극간의 본딩와이어의 와이어 길이의 오차를 적게할 수 있다.
또한, 기판 탑재부의 전원리드를 갖춘 세라믹층에 있어서, 본딩와이어가 캐비티부 저면에 형성된 전원층에 접속되어 있는 전원리드부분만 낮아지도록 단부를 형성함으로써 반도체기판의 칩두께가 증대해도 기판 탑재부의 캐비티부로의 와이어본딩을 가능하게 하고, 캐비티부에 특정 전위를 갖게 하여 대전류 하에서의 사용 및 고속동작에 대응시킬 수 있다.
[실시예]
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
우선, 제1도, 제2도 및 제3도를 참조하여 제1실시예를 설명한다. 제1도는 반도체장치의 평면도, 제2도는 내부리드와 반도체기판의 전극패드를 접속하는 본딩와이어의 배선상태를 나타낸 기판 탑재부의 부분 평면도, 제3도는 기판 탑재부의 사시도이다. 본 실시예의 반도체장치의 외부단자는 제1도에 있어서는 그 형성되는 영역만 나타내고 있지만, 제13도에 나타낸 외부단자(9:핀)와 마찬가지로 배치 구성되어 있다. 이 외부단자는 도면의 핀 영역에 3열로 심어져 설치되어 있다.
IC, LSI 등의 집적회로가 형성된 반도체장치는 통상 세라믹 등의 패키지에 수용되어 있다. 세라믹 패키지의 기판 탑재부는 가압 성형에 의한 소결법이나 적층법이 알려져 있다. 적층법은, 예컨대 알루미나나 질화 알루미늄 등을 세라믹 재료로 한 그린시트 상에 내부리드로 되는 페이스트 형상의 금속층을 스크린 인쇄법 등으로 적층하고, 이것을 몇 매 겹쳐서 1500℃ 정도의 온도로 소결하여 형성한다. 본 실시예와 같이 적층법에 의해 형성된 세라믹 패키지의 기판 탑재부는 개구부를 갖춘 층을 포함하는 다층의 세라믹층으로 구성되어 있다.
제3도를 참조하여 기판 탑재부의 구조를 설명한다. 기판 탑재부(10)는 세라믹기판(20) 상에 주변부에 내부리드가 다층구조로 배치된 세라믹층으로 이루어진 제1층(30) 및 제2층(40)을 갖추고, 더욱이 이 기판 탑재부 표면의 변에 따라 외부단자가 심어져 설치된 외부단자 형성영역(90:핀 영역)을 갖춘 제3층(50)이 적층되어 있다. 외부단자(9)가 심어져 설치된 상태는 제13도에 나타낸 것과 같다. 외부단자(핀)와 내부리드의 전기적 접속은 기판 탑재부(10)를 구성하는 제1층이나 제2층의 세라믹층에 관통구멍을 형성해서 그 가운데에 도전로를 형성하여 이 도전로를 매개로 행한다 기판 탑재부(10)의 중앙부분에는 반도체기판(1)을 탑재하는 캐비티부(11)가 형성되어 있다. 캐비티부(11)는 거의 정방형이며 주변부의 내부리드가 형성되는 제1층(30)으로 에워싸여 凹상으로 되어 있다. 캐비티부 저부는 금속층(도시되지 않았음)이 형성되어 있고, 전원층 등에 이용된다. 본 실시예에서는 내부리드의 제1층(30)에는 전원리드(31)가 형성되어 있다(제1도 참조). 이 제1층(30)의 표면 상에 내부리드가 형성되는 제2층이 배치되어 있다. 이 제2층(40)에 의해 제1층(30)은 기판 탑재부(10)의 변에 가까운 부분은 피복되지만, 반도체기판(1)에 가까운 본딩부분은 노출되어 있다.
이 제2층(40)은 기판 탑재부(10)의 주변부에 캐비티부(11)를 에워싸도록 형성되고, 그 캐비티부(11)를 에워싸는 개구부(15)는 8각형이다. 즉, 이 개구부(15)는 기판 탑재부(10)의 각 변에 각각 2변이 대응하고 있다. 제2층(40)의 내부리드에는 신호리드(41)가 형성되어 있다(제1도 참조). 이 제2층(40)의 표면 상에 외부단자가 심어져 설치된 제3층(50)이 배치 형성되어 있다. 이 제3층(50)에 의해 제2층(40)은 기판 탑재부(10)의 변에 가까운 부분은 피복되지만, 반도체기판(1)에 가까운 본딩 부분은 노출되어 있다. 이 제3층(50)은 기판 탑재부(10)의 주변부에 상기 개구부(15)를 에워싸도록 형성되고, 그 개구부(15)를 에워싸는 개구부는 4각형이다. 이 기판 탑재부(10)의 최상층인 제3층에는 제13도에 나타낸 외부단자(9)가 설치되어 있다.
다음에, 제1도에 의해 기판 탑재부(10)에 반도체기판(1)을 탑재하는 상태를 설명한다. 집적회로가 형성되어 있는 실리콘 등의 반도체기판(1)은 질화알루미늄 등의 세라믹기판으로 이루어진 기판 탑재부(10)의 중앙부분에 접합되어 있다. 기판 탑재부(10)의 주변부분에는 반도체기판(1)의 각 변을 에워싸도록 내부리드(31,41)가 형성되어 있다. 내부리드는 다층으로 적층되어 있고, 본 실시예에서는 하층의 전원계 리드로 구성된 내부리드(31)와 그 위에 형성된 상층의 신호계 리드로 이루어진 내부리드(41)로 구성되어 있다. 기판 탑재부(10)의 각 변 및 그 변에 가까운 부분에 배치된 내부리드(31)의 외부단자에 접속되는 측의 단부는 기판 탑재부(10)의 내부리드(41)를 지지하는 제2층(40)으로 피복되어 있다. 내부리드(31)의 타단은 노출되어 있고, 반도체기판(1)과 대향하고 있다. 또한, 내부리드(41)의 외부단자에 접속되는 측의 단부는 기판 탑재부(10)의 외부단자를 지지하는 제3층(50)으로 피복되어 있고, 타단은 노출되어 있어 반도체기판(1)과 대향하고 있다 반도체기판(1)이 탑재되어 있는 기판 탑재부(10)의 중앙부분은 캐비티부(11)로 되어 있고, 그 캐비티부 저면은 전원층으로 되어 있다. 반도체기판(1)은 에폭시수지 등의 도전성 접착재에 의해 이 캐비티부(11) 저면에 고착되어 있다.
또한, 내부리드(31,41)는 본딩와이어(32,42)에 의해 반도체기판(1) 표면의 신호계 패드나 전원계 패드 등이 접속전극(도시되지 않았음)에 접속되어 있다. 또한, 내부리드(31)는 캐비티부(11) 저면의 전원층에도 본딩와이어(33)에 의해 전기적으로 접속되어 있다. 또한, 핀형상 외부단자는 기판 탑재부(10)의 주변부 표면의 핀 영역에 심어져 설치되어 있다. 이 외부단자는 기판 탑재부(10) 내부에 형성된 도전로를 매개로 상기 내부리드(31,41)에 전기적으로 접속되어 있다. 반도체기판(1)은 캡(도시되지 않았음)에 의해 본딩와이어 등과 함께 밀봉되어 있다. 본 실시예에서는 신호리드가 형성된 세라믹층의 제2층 중앙부분에 의해 형성되고, 캐비티부(11)를 에워싸는 개구부(15:제2도 참조)의 평면형상에 특징이 있다. 즉, 이 제2층(40)이 형성하는 개구부(15)는 4각형의 기판 탑재부(10)보다 다각형으로 되어 있고, 기판 탑재부(10)의 각 변은 각각 2개의 개구부(15)의 변에 대향하여 있기 때문에 개구부(15)는 8각형을 하고 있다. 본 발명에서는 개구부를 좀더 각형으로 하는 것도 가능하다. 이와 같이 변의 수를 증가시킴으로써 본딩와이어 길이의 오차를 현저하게 감소시킬 수 있다.
제2층(40) 상의 신호리드(41)의 열은 모두 동일한 와이어 길이의 본딩와이어(42)로 반도체기판(1)의 전극패드(도시되지 않았음)에 전기적으로 접속된다. 또한, 제1층(30)의 전원리드(31)에 접속된 본딩와이어(32)는 반도체기관(1)의 전극패드에 본딩되고, 또한 별도의 본딩와이어(33)는 캐비티부(11) 저부의 금속층(도시되지 않았음)에 본딩된다.
이와 같이, 기판 탑재부(10)의 신호리드(41)가 형성되어 있는 제2층(40)이 형성하는 개구부(15)의 형상을 기판 탑재부의 4각형보다 다각인 8각형으로 하는 것에 의해 지장 없이 신호리드(41)와 반도체기판(1)의 전극패드(도시되지 않았음)에 본딩와이어(42)로 본딩할 수 있고, 또한 이 본딩와이어(42)는 모두 동일한 와이어 길이로 할 수 있다.
다음에 제2도를 참조하여 본 실시예의 효과를 설명한다. 전원리드와 이를 지지하는 세라믹층의 제1층(30)의 표시는 간략화하여 전원리드는 표시하지 않는다. 기판 탑재부(10)의 캐비티부(11)에 실리콘 등의 반도체기판(1)이 고착되어 있다 기판 탑재부(10)는 도면 상변의 좌우가 각부에 근접해 있는 부분으로, 도면 상변의 중앙이 1변의 중앙부분이다. 반도체기판(1)의 주면에는 반도체기판에 형성되는 집적회로에 전기적으로 접속된 전극패드(16)가 반도체기반(1)의 변에 따라 정렬되어 있다. 한편, 세라믹층의 제2층(40)은 제1층(30) 상에 적층되어 있다. 제2층(40)에는 신호리드(41)가 형성되어 있다. 신호리드(41)는 본딩와이어가 이 리드의 중심선과 전극패드(16)를 통해 반도체기판(1)의, 예컨대 중심(0)에 이르는 점선에 따라 배선되기 때문에 모두 이 점선에 따라 중심(0)에 방향이 향하고 있다. 이 제2층(40)의 좌우와 상변은 도면의 실선으로 나타낸 바와 같다. 반도체기판(1)에 마주 향하는 변은 종래는 2점 쇄선으로 나타낸 직선(B)이지만, 본 발명에서는 변의 중앙부분이 상변에 가깝게 있는 꺽여진 선(A)으로 되어 있다. 따라서, 중앙의 신호리드(41:(a))의 길이(ha)가 짧고 각에 가까워짐에 따라 신호리드(41)는 길게되어 있다. 예컨대, 각에 가까운 신호리드(41:(b))의 길이(hb)는 신호리드(a)보다 길게되어 있다(hahb). 즉, 신호리드(a)는 종래보다 길이(D)만 짧게되어 있다 그리고, 신호리드(41)로부터 전극패드(16)에 배선되는 본딩와이어(42)의 와이어 길이(L)는 모두 같아진다.
종래로부터 신호리드의 소정 위치로부터 전극패드로 와이어본딩을 행하고있다. 이 경우, 와이어본딩은 행하기 쉽도록 실시된다. 따라서, 신호리드의 접속점을 안쪽(전극패드로부터 떨어진 영역)으로 하는 것은 곤란하다. 왜냐하면, 접속점을 안쪽에 두면 상기 제2층과 같은 세라믹층의 각부에 와이어가 닿기 때문에, 절단될 가능성이 높아지기 때문이다. 그 결과, 종래에는 본딩와이어의 와이어 길이는 신호리드에 따라 제 각각이었다. 그 때문에, 반도체장치의 고주파 영역에서의 사용이 어려웠었지만, 본 발명과 같이 와이어 길이를 모두 동일하게 함으로써 이 난점을 해소할 수 있었다. 본 실시예에서는 와이어길이를 같게 하기 위해 신호리드를 싣는 제2층의 형상을 변경하고 있다. 즉, 제2층이 형성하는 개구부의 형상을 기판 탑재부의 형상보다 다각형으로 함으로써 기판 탑재부(10)의 1변의 중앙부분의 신호리드의 길이를 종래보다 짧게 한다. 그리고, 기판 탑재부(10)의 상기 중앙부분에 있어서의 전극패드(16)와 제2층 사이의 거리를 종래보다 길게한다. 이와 같이 구성함으로써 와이어 본딩의 신호리드에 있어서 접속점을 전극패드로부터 떨어진 안쪽의 영역에 설정할 수 있다. 본 발명에서는 제2층이 형성하는 개구부의 개구형상은 원형으로 해도 작용효과는 동일하다.
다음에, 제4도를 참조하여 제2실시예를 설명한다 제4도는 반도체장치의 평면도이다. 본 실시예에 있어서 외부단자는 그 형성되는 영역만 나타내고 있지만, 제13도에 나타낸 외부단자(9:핀)와 마찬가지로 배치 구성되어 있다.
제4도는 반도체기판을 탑재한 세라믹 패키지의 기판 탑재부의 평면도이다. 반도체기판(1)은 다층의 세라믹기판으로 이루어진 기판 탑재부(10)의 중앙부분에 접합되어 있다. 기판 탑재부(10)의 주변부분에는 반도체기판(1)의 각 변을 에워싸도록 세라믹층의 제1층(30) 및 제2층(40)이 적층되어 있다. 내부리드는 하층의 전원계 리드(31)로부터 구성된 제1층(30)과 그 상에 형성된 상층의 신호계 리드(41)로부터 구성된 제2층(40)으로 구성되어 있다. 기판 탑재부(10)의 각 변 및 변에 가까운 부분에 배치된 전원리드(31)의 외부단자에 접속하는 측의 단부는 기판 탑재부(10)의 제2층(40)으로 피복되어 있다. 전원리드(31)의 타단은 노출되어 있고, 반도체기판(1)과 대향하고 있다. 또한, 신호계 리드(41)의 외부단자에 접속하는 측의 단부는 기판 탑재부(10)의 외부단자를 지지하는 핀 영역이 형성된 세라믹층의 제3층에 피복되어 있고, 타단은 노출되어있는 반도체기판(1)과 대향하고 있다.
반도체기판이 탑재되어 있는 기판 탑재부(10)의 중앙부분은 캐비티부(11)로 되어 있고, 그 캐비티부 저면은 전원층으로 되어 있다. 반도체기판(1)은 에폭시수지 등의 도전성 접착재에 의해 이 캐비티부(11) 저면에 고착되어 있다. 전원리드(31) 및 신호리드(41)는 본딩와이어(32,42)에 의해 반도체기판(1) 표면의 전극패드(도시되지 않았음)에 접속되어 있다. 또한, 전원리드(31)는 캐비티부(11) 저면의 전원층에도 접속되어 있다. 외부단자는 기판 탑재부(10)의 주변부 표면의 핀 영역에 심어져 설치되어 있다. 이 외부단자는 기판 탑재부(10) 내부에 형성된 도전로를 매개로 상기 전원리드(31) 및 신호리드(41)에 전기적으로 접속되어 있다. 반도체기판(1)은 캡(도시되지 않았음)에 의해 본딩와이어 등과 함께 밀봉되어 있다. 본 실시예에서는 신호리드(31)를 지지하는 제2층(40)의 개구부의 형상은 4각형의 기판 탑재부(10)보다 다각형으로 되어 있다. 기판 탑재부(10)의 각 변은 각각 2개의 개구부의 변에 대향하고 있기 때문에 이 개구부는 8각형을 하고 있다. 본 실시예에서는 캐비티부(11)의 저면상의 소정의 위치에 어셈블리마크(12)를 형성한 것에 특징이 있다. 제2층(40)의 개구부의 평면형상이 다각형으로 되어 있기 때문에 반도체기판을 탑재하는 공정에서 반도체기판의 위치결정이 용이해진다. 종래는 개구부의 각부를 위치결정에 이용하는 것으로 충분했지만, 8각형 등과 같이 각이 많아지면 그것을 마크에 이용하는 것이 어려워지게 되어 본래의 마크가 필요해진다.
다음에, 제5도 및 제6도를 참조하여 제3실시예를 설명한다. 제5도는 반도체장치의 기판 탑재부의 리드부분과 캐비티부의 일부를 나타낸 사시도이며 , 반도체기판 및 기판 탑재부의 일부를 나타내고 있다. 제6도는 기판 탑재부(10)의 사시도이고, 제5도는 그 일부를 나타낸 것이다. 본 실시예의 기판 탑재부는 제1실시예의 것과 기본적으로는 동일한 구조이다. 기판 탑재부(10)는 주변부에 내부리드가 다층구조로 배치된 제1층(30) 및 제2층(40)을 갖추고, 더욱이 이 기판 탑재부 표면의 변에 따라 외부단자가 심어져 설치된 외부단자 형성영역(90:핀 영역)시 형성되어 있다. 외부단자(9)가 심어져 설치된 상태는 제13도에 나타낸 것과 같다. 외부단자(핀)와 내부리드 등의 전기적 접속은 기판 탑재부(10)를 구성하는 세라믹기판에 관통구멍을 형성하여 그 가운데에 도전로를 형성하고, 이 도전로를 매개로 수행한다. 기판 탑재부(10)의 중앙부분에는 반도체기판(1)을 탑재하는 캐비티부(11)가 형성되어 있다. 캐비티부(11)는 거의 정방형이며 주변부의 내부리드의 제1층으로 에워싸여 凹상으로 되어 있다. 통상 그 저부는 금속층(도시되지 않았음)이 형성되어 있고, 전원층 등에 이용된다. 본 실시예에서는 내부리드의 제1층(30)에는 전원리드가 형성되어 있다.
이 제1층(30)의 표면 상에 내부리드의 제2층(40)이 배치되어 있다. 이 제2층(40)에 의해 제1층(30)은 기판 탑재부(10)의 변에 가까운 부분은 피복 시켰지만, 반도체기판(1)에 가까운 본딩 부분은 노출되어 있다. 이 제2층(40)은 기판 탑재부(10)의 주변부에 캐비티부(11)를 에워싸도록 형성되고, 그 캐비티부(11)를 에워싸는 개구부(15)는 8각형이다. 즉, 이 개구부(15)는 기판 탑재부(10)의 각 변에 각각 2변이 대응하고 있다. 내부리드의 제2층(40)에는 신호리드가 형성되어 있다. 이 제2층(40)의 표면 상에 외부단자가 심어져 설치된 제3층(50)이 배치 형성되어 있다. 이 제3층(50)에 의해 제2층(40)은 기판 탑재부(10)의 변에 가까운 부분은 피복되지만, 반도체기판(1)에 가까운 본딩 부분은 노출되어 있다. 이 제3층(50)은 기판 탑재부(10)의 주변부에 상기 개구부(15)를 에워싸도록 형성되고, 그 개구부(15)를 에워싸는 개구부는 4각형이다. 이 기판 탑재부(10)의 최상층인 제3층에는 제13도에 나타낸 외부단자 핀(9)이 설치되어 핀 영역을 형성하고 있다.
본 실시예의 특징은 캐비티부(11) 저부의 전원층인 금속층(도시되지 않았음)의 상에 탑재판(14)이 고정되고, 그 상에 반도체기판(1)이 에폭시수지 등의 도전성 접착재(13)에 의해 고착되어 있는 구조에 있다. 탑재판(14)은 세라믹판과 그 상면에 Au 등의 금속층이 형성된 구조이며, 이 세라믹판과 캐비티부(11) 저면의 금속층과는 전기적으로 절연되어 있다. 따라서, 반도체기판(1)의 이면과 캐비티부 저면과는 전위를 다르게 할 수 있다. 또한, 제2층의 신호리드(41)의 열은 모두 동일한 와이어 길이의 본딩와이어(42)로 반도체기판(1)의 전극패드(도시되지 않았음)에 전기적으로 접속된다. 또한, 제1층(30)의 전원리드(31)에 접속된 본딩와이어(32)는 반도체기판(1)의 전극패드에 본딩되고, 또한 다른 본딩와이어(33)는 탑재판(14)의 금속층(도시되지 않았음)에 접속하여 반도체기판(1)의 이면전극과 동전위로 한다. 이와 같이, 기판 탑재부(10)의 신호리드(41)가 형성되어 있는 제2층(40)이 형성하는 개구부(15)의 형상을 기판 탑재부의 4각형보다 다각의 8각형으로 함으로써 지장 없이 신호리드(41)와 반도체기판(1)의 전극패드(도시되지 않았음)에 본딩와이어(42)로 본딩할 수 있으며, 더욱이 제2층(40)의 신호리드(41)는 모두 동일한 와이어 길이로 할 수 있다. 그때에 기판 탑재부(10)의 1변 중앙의 신호리드로는 그 안에 접속점을 정할 수 있다.
다음에 제7도를 참조하여 제4도의 실시예를 설명한다. 도면은 다층구조의 기판 탑재부의 세라믹층, 본딩와이어 및 반도체기판을 기재한 기판 탑재부의 사시도이다 기판 탑재부(10)는 주변부에 내부리드가 다층구조로 배치된 세라믹층의 제1층(30) 및 제2층(40)을 갖추고, 더욱이 이 기판 탑재부(10) 표면의 변에 따라 외부단자가 심어져 설치된 외부단자가 형성되어 있다. 외부단자(9)가 심어져 설치된 상태는 제13도에 나타낸 것과 같다. 외부단자와 내부리드와의 전기적 접속은 기판 탑재부(10)를 구성하는 세라믹기판에 관통구멍을 형성하여 그 중에 도전로를 형성하고, 이 도전로를 매개로 행한다. 기판 탑재부(10)의 중앙부분에는 반도체기판(1)을 탑재하는 캐비티부(11)가 형성되어 있다. 캐비티부(11)는 거의 정방형이며 주변부의 내부리드의 제1층에 에워싸여 凹상으로 되어 있고, 그 저부는 전원층으로 되는 금속층(도시되지 않았음)이 형성되어 있다. 내부리드의 제1층(30)에는 전원리드가 형성되어 있다. 이 제1층(30)의 표면 상에 내부리드의 제2층(40)이 배치되어 있다. 이 제2층(40)에 의해 제1층(30)은 기판 탑재부(10)의 변에 가까운 부분은 피복되지만, 반도체기판(1)에 가까운 본딩부분은 노출되어 있다. 이 제2층(40)은 기판 탑재부(10)의 주변부에 캐비티부(11)를 에워싸도록 형성되어 있다.
내부리드의 제2층(40)에는 신호리드가 형성되어 있다. 제2층(40)의 표면 상에 외부단자가 심어져 설치되는 제3층(도시되지 않았음)이 배치 형성되어 있다. 이 제3층(50)에 의해 제2층(40)은 기판 탑재부(10)의 변에 가까운 부분은 피복되지만, 반도체기판(1)에 가까운 본딩 부분은 노출되어 있다.
본 실시예의 특징은 신호리드가 형성된 세라믹층의 제2층의 형상에 특징이 있다. 즉, 제2층은 소정의 영역이 다른 영역보다 낮게 되어 있다. 그러나, 이 저영역은 하층의 제1층보다는 높게 되어 있다.
제1 내지 제3실시예에서는 신호리드에 대한 와이어 길이를 모두 같게 하는 수법으로서 신호리드를 싣는 세라믹층의 제2층이 중앙부분에 형성하는 개구부의 형상을 기판 탑재부의 형상보다 다각형으로 하고 있지만, 본 실시예에서는 제2층에 단차를 설치해서 다른 영역보다 낮은 소정의 영역을 형성하고 있다. 저영역에 본딩와이어를 접합하면, 반도체기판(1)에 대해 안쪽(즉, 기판 탑재부의 변에 가깝고, 반도체기판(1)과 멀어지는 방향)에 접합점을 둘 수 있다.
제2층(40) 상의 신호리드(41)의 열은 모두 동일한 와이어 길이의 본딩와이어(42)로 반도체기판(1)의 전극패드(도시되지 않았음)에 전기적으로 접속된다. 또한, 제1층(30)의 전원리드(31)에 접속된 본딩와이어(32)는 반도체기판(1)의 전극패드에 본딩되고, 또한 다른 본딩와이어(33)는 캐비티부(11) 저부의 전원층(도시되지 않았음)에 본딩된다.
이와 같이 신호리드를 싣는 제2층에 저영역을 설치함으로써 그 영역의 본딩 시점을 종래보다 안쪽(기판 탑재부의 변에 가까운 영역)에 설정 가능하게 되고, 핀 사이에서의 와이어 길이 오차를 억제할 수 있어 전기특성의 핀간 의존성이 없어지게 된다.
다음에, 제8도를 참조하여 제5실시예를 설명한다. 제8도는 다층구조의 기판 탑재부의 세라믹층, 본딩와이어 및 반도체기판을 기재한 기판 탑재부의 사시도이다. 기판 탑재부(10)는 주변부에 내부리드가 다층 구조로 배치된 세라믹층의 제1층(30) 및 제2충(40)을 갖추고, 더욱이 이 기판 탑재부(10) 표면의 변에 따라 외부단자가 심어져 설치된 외부단자가 형성되어 있다. 캐비티부(11)는 주변부의 세라믹층의 제1층으로 에워싸여 凹상으로 되어 있고, 그 저부는 전원층으로 되는 금속층(도시되지 않았음)이 형성되어 있다. 제1층(30)에는 전원리드가 형성되어 있다. 이 제1층(30)의 표면 상에 제2층(40)이 배치되어 있다. 이 제2층(40)에 의해 제1층(30)은 기판 탑재부(10)의 변에 가까운 부분은 피복되지만, 반도체기판(1)에 가까운 본딩 부분은 노출되어 있다. 이 제2층(40)은 기판 탑재부(10)의 주변부에 캐비티부(11)를 에워싸도록 형성되어있다 내부리드의 제2층(40)에는 신호리드가 형성되어 있다. 이 제2층(40)의 표면 상에 외부단자가 심어져 설치되는 제3층(도시되지 않았음)이 배치 형성되어 있다 이 제3층(50)에 의해 제2층(40)은 기판 탑재부(10)의 변에 가까운 부분은 피복되지만, 반도체기판(1)에 가까운 본딩 부분은 노출되어 있다.
본 실시예의 특징은 신호리드가 형성된 세라믹층의 제2층의 형상에 특징이 있다. 도면의 제2층은 중앙부분이 기판 탑재부의 1변의 중앙부를 나타내고, 그 양단이 기판 탑재부의 각부를 나타내고 있다. 그리고, 이 제2층은 중앙부분이 낮고, 양단의 각부로 감에 따라 높아지도록 단차가 형성되어 있다. 그러나, 이 중앙부분의 저영역은 하층의 제1층보다는 높게 되어 있다 저영역에 본딩와이어를 접합하면, 신호리드의 반도체기판(1)에 대해 안쪽(즉, 기판 탑재부의 변에 가깝고, 반도체기판(1)과 멀어지는 방향)에 접합점을 배치할 수 있다. 제2층(40) 상의 신호리드(41)의 열은 모두 동일한 와이어 길이의 본딩와이어(42)로 반도체기판(1)의 전극패드(도시되지 않았음)에 전기적으로 접속된다. 또한, 제1층(30)의 전원리드(31)에 접속된 본딩와이어(32)는 반도체기판(1)의 전극패드에 본딩되고, 또한 다른 본딩와이어(33)는 캐비티부(11) 저부의 전원층(도시되지 않았음)에 본딩된다. 이와 같이, 신호리드를 싣는 제2층에 낮은 부분을 형성함으로써 그 부분의 본딩시점을 종래보다 안쪽(기판 탑재부의 변에 가까운 영역)에 설정 가능하게 되고, 핀 사이에서의 와이어 길이 오차를 억제할 수 있어 전기특성의 핀간 의존성이 없어지게 된다. 이와 같이, 기판 탑재부(10)의 신호리드(41)가 형성되어 있는 제2층(40)이 형성하는 개구(15)의 형상을 기판 탑재부의 4각형보다 다각의 8각형으로 함으로써 지장 없이 신호리드(41)와 반도체기판(1)의 전극패드(도시되지 않았음)에 본딩와이어(42)로 본딩할 수 있으며, 또한 제2층(40)의 신호리드(41)는 모두 동일한 와이어 길이로 할 수 있다.
다음에, 제9도를 참조하여 제6도의 실시예를 설명한다. 제9도는 반도체장치의 평면도이다. 본 실시예에 있어서 외부단자는 그 형성되는 영역(핀 영역)만 나타내고 있지만, 제13도에 나타낸 외부단자(9:핀)와 동일하게 배치 구성되어 있다. 반도체기판(1)은 다층의 세라믹기판으로 이루어진 기판 탑재부(10)의 중앙부분에 접합되어 있다. 기판 탑재부(10)의 주변부분에는 반도체기판(1)의 각 변을 에워싸도록 세라믹층의 제1층(60)이 형성되어 있다. 제1층에는 내부리드(61)가 형성되어 있고, 이 내부리드는 전원계 리드 및 신호계 리드로 구성되어 있다. 기판 탑재부(10)의 각 변 및 변에 가까운 부분에 배치된 내부리드(61)의 외부단자에 접속하는 측의 단부는 기판 탑재부(10)의 외부단자를 지지하는 핀 영역이 형성된 세라믹층의 제2층(70)에 피복되어 있고, 타단은 노출되어 반도체기판(1)과 대향하고 있다. 반도체기판(1)이 탑재되어 있는 기판 탑재부(10)의 중앙부분은 캐비티부(11)로 되어 있고, 그 캐비티부 저면은 전원층으로 되어 있다. 반도체기판(1)은 에폭시수지 등의 도전성 접착재에 의해 이 캐비티부(11) 저면에 고착되어 있다. 내부리드(61)는 본딩와이어(62)에 의해반도체기판(1) 표면의 전극패드(도시되지 않았음)에 접속되어 있다. 또한, 본딩와이어(62)의 와이어 길이는 모두 동일하다.
외부단자는 기판 탑재부(10)의 주변부 표면의 핀 영역에 심어져 설치되어있다. 이 외부단자는 기판 탑재부(10) 내부에 형성된 도전로를 매개로 내부리드(61)에 전기적으로 접속되어 있다. 반도체기판(1)은 캡(도시되지 않았음)에 의해 본딩와이어 등과 함께 밀봉되어 있다. 본 실시예에서는 제2층(60)이 형성하는 캐비티부(11)의 형상이 4각형의 기판 탑재부(10)보다 다각형으로 되어있다. 기판 탑재부(10)의 각 변은 각각 2개의 캐비티부(11)의 변에 대향하고있기 때문에 이 캐비티부는 8각형을 하고 있다.
종래로부터 내부리드의 소정의 위치로부터 전극패드로 와이어본딩을 행하는 경우 그것이 수행하기 쉽도록 실시된다. 따라서, 통상 내부리드의 접속점을 안쪽(전극패드로부터 떨어진 영역)으로 하는 것은 없다. 왜냐하면, 접속점을 안쪽에 두면 제1층과 같은 세라믹층의 각부에 본딩와이어가 닿기 때문에, 절단될 가능성이 높아지기 때문이다. 그 결과, 종래에는 본딩와이어의 와이어길이는 신호리드에 의해 제 각각이었다. 그 때문에, 반도체장치의 고주파 영역에서의 사용은 어려웠었지만, 본 발명과 같이 와이어 길이를 모두 동일하게 함으로써 이 난점을 해소할 수 있었다.
본 실시예에서는 와이어 길이를 같게 하기 위해 내부리드를 싣는 제1층의 형상을 바꾸고 있다. 즉, 제1층이 형성하는 캐비티부의 형상을 기판 탑재부의 형상보다 다각형으로 함으로써 기판 탑재부(10)의 1변의 중앙부분의 내부리드의 길이를 종래보다 짧게 한다. 그리고, 기판 탑재부(10)의 상기 중앙부분에 있어서의 전극패드와 제1층 사이의 거리를 종래보다 길게한다. 이와 같이 구성함으로써 와이어본eld의 내부리드에 있어서의 접속점을 전극패드로부터 떨어진 안쪽의 영역에 설정할 수 있다 본 실시예는 리드 프레임으로부터 형성한 내부리드를 적용할 수 있다.
다음에, 제10도 및 제11도를 참조하여 제7실시예를 설명한다. 제10도는 반도체장치의 기판 탑재부의 내부리드부분과 캐비티부의 일부를 나타낸 사시도이고, 반도체기판 및 기판 탑재부의 일부를 나타내고 있다. 제11도는 본 실시예의 효과를 설명하는 기판 탑재부의 단면도이다. 기판 탑재부(10) 중심부의 캐비티부(11)에는 도전성 접착재(13)에 의해 반도체기판(1)이 고착되어 있다. 기판 탑재부(10)의 세라믹기판(20) 상에 전원리드(31)를 형성한 제1층(30) 및 신호리드(41)를 형성한 제2층이 형성되어 있다. 신호리드(41)와 반도체기판(1)의 전극패드(도시되지 않았음)는 본딩와이어(42)로 접속되고, 전원리드(31)와 상기 전극패드는 본딩와이어(32)로 접속된다. 또, 전원리드(31)와 캐비티부(11) 저면의 전원층(도시되지 않았음)은 본딩와이어(33)로 접속된다. 이 제2층의 저영역(34) 상의 전원리드(31)에는 본딩와이어(33)가 접속되어 있다. 저영역(34)의 본딩와이어(33)는 전원리드(31)의 안쪽(반도체기판과 떨어진 방향)에 본딩할 수 있다.
제11도를 참조하여 본 실시예의 효과를 설명한다.
반도체장치의 소형화가 진행함으로써 기판 탑재부(10)의 세라믹기판(20)상의 캐비티부(11)의 크기는 제한되어 세라믹층의 제2층(30)과 캐비티부(11)상에 도전성 접착재(13)로 고착된 반도체기판(1) 사이의 본딩와이어가 형성하는 간격(clearance) X는 한계가 있다. 낮은 부분(34)을 형성하지 않고 단차가 없으면, 간격을 넓히기 위해 강하게 당겨 본딩의 시점을 제1층상의 전원리드의 안쪽에 설치하는 경운 본딩와이어(35)의 본딩 종점의 와이어가 벗어나기도 하고, 둥근 부분에 와이어가 접촉하여 절단되는 것이 많아지게 된다. 또한 경우에 따라서는 본딩기구가 반도체기판에 닿아 본딩을 할 수 없게 된다. 그 때문에, 제1층(30)에 저영역(34)을 갖추는 단차를 형성하면 간격 Y가 증가하고, 증가분(△X)만큼 본딩 여유가 생긴다.
다음에, 제12도를 참조하여 제8실시예를 설명한다. 제12도는 다층 구조의 기판 탑재부의 세라믹층, 본딩와이어 및 반도체기판을 기재한 기판 탑재부의 사시도이다. 기판 탑재부(10)는 주변부에 내부리드가 다층구조로 배치된 세라믹층의 제1층(30) 및 제2층(40)을 갖추고, 더욱이 기판 탑재부(10) 표면의 변에 따라 외부단자가 심어져 설치된 외부단자가 형성되어 있다. 외부단자(9)가 심어져 설치된 상태는 제13도에 나타낸 바와 같다. 기판 탑재부(10)의 중앙부분에는 반도체기판(1)을 탑재하는 캐비티부(11)가 형성되어 있다. 반도체기판(1)은 캐비티부(11)에 배치된 탑재판(14:제5도 참조) 상에 도전성 접착재(13)에 접착되어 있다. 캐비티부(11)는 주변부의 내부리드의 제1층에 에워싸여 凹상으로 되어 있고, 그 저부는 전원층으로 되는 금속층(도시되지 않았음)이 형성되어 있다 내부리드의 제1층(30)에는 전원리드가 형성되어 있다. 이 제1층(30)의 표면 상에 내부리드의 제2층(40)이 배치되어 있다. 이 제2층(40)에 의해 제1층(30)은 기판 탑재부(10)의 변에 가까운 부분은 피복되지만, 반도체기판(1)에 가까운 본딩 부분은 노출되어 있다. 이 제2층(40)은 기판 탑재부(10)의 주변부에 캐비티부(11)를 에워싸도록 형성되어 있다. 내부리드의 제2층(40)에는 신호리드가 형성되어 있다.
본 실시예의 특징은 신호리드가 형성된 세라믹층의 제1층 및 제2층의 형상에 특징이 있다 즉, 제1층 및 제2층은 소정의 영역이 다른 영역보다 낮게 되어 있다. 그러나, 이 제2층의 저영역은 하층의 제1층보다는 높게 되어 있다. 저영역에 본딩와이어를 접합하면 반도체기판(1)에 대해 안쪽(즉, 기판 탑재부의 변에 가깝고, 반도체기판(1)과 멀어지는 방향)에 접합점을 둘 수 있다. 제2층(40) 상의 신호리드(41)의 열은 모두 동일한 와이어 길이의 본딩와이어(42)로 반도체기판(1)의 전극패드(도시되지 않았음)에 전기적으로 접속된다. 또한, 제1층(30)의 전원리드(31)에 접속된 본딩와이어(32)는 반도체기판(1)의 전극패드에 본딩되고, 또한 다른 본딩와이어(33)는 캐비티부(11) 저부의 탑재판(14)에 본딩된다. 이와 같이 신호리드를 싣는 제2층에 저영역(44)을 설치함으로써 그 영역의 본딩 시점을 종래보다 안쪽(기판 탑재부의 변에 가까운 영역)에 설정 가능하게 되고, 핀 사이에서의 와이어 길이 오차를 억제할 수 있어 전기특성의 핀간 의존성이 없어지게 된다. 또한, 전원리드를 싣는 제1층에 저영역(34)을 설치함으로써 본딩와이어를 캐비티부의 전원층에 본딩할 경우 간격을 벌 수 있다.
또한, 본원 청구범위의 각 구성요건에 병기한 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시된 실시예로 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명은, 캐비티부 또는 신호리드를 싣는 세라믹층에 형성되고, 캐비티부를 에워싸는 개구부의 형상을 각형의 기판 탑재부보다 다각형으로 하든가, 또는 기판 탑재부의 신호리드를 싣는 세라믹층에 단차를 형성함으로써 용이하게 신호리드/반도체기판의 접속전극간의 본딩와이어 길이의 오차를 적게하여 반도체장치의 전기특성의 핀간 의존성을 감소시켜 고주파 영역에서의 동작특성을 향상시킨다.
또한, 반도체기판의 칩두께가 증대해도 기판 탑재부의 캐비티부로의 와이어본딩을 가능하게 하고, 캐비티부에 특정 전위를 갖게 하여 대전류 하에서의 사용 및 고속동작에 대응시킬 수 있다.

Claims (26)

  1. 집적회로가 형성된 반도체기판(1)과, 주면 중앙부분에 형성된 캐비티부(11)에 상기 반도체기판(1)이 고착되어있는 기판 탑재부(10), 이 기판 탑재부(10)의 주면 주변부분에 그 선단이 상기 반도체기판(1)에 대향하도록 배치되고, 신호리드(41)와 전원리드(31)를 갖춘 복수의 내부리드(31,41,61) 및, 상기 내부리드(31,41,61)의 선단부와 상기 반도체기판(1)에 형성된 접속전극을 접속하는 본딩와이어(32,33,35,42,62)를 구비하고, 상기 내부리드(31,41,61) 중의 신호리드와 상기 반도체기판(1)의 접속전극을 잇는 상기 본딩와이어의 와이어 길이가 모두 실질적으로 동일한 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 내부리드(31,41,61)는 상기 기판 탑재부(10) 주변부에 적어도 2층으로 적층된 세라믹층(30,40,60)의 표면에 형성되면서 상기 신호리드(41)를 지지하는 상기 세라믹층(30,40,60)에 형성된 개구부(15)의 개구형상은 기판 탑재부(10)보다 각이 많은 다각형인 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 내부리드(31,41,61)는 상기 캐비티부(11)를 구성하는 1층의 세라믹층(20,60)의 표면에 형성되고, 이 층 상에는 전원리드(31) 및 신호리드(41)가 형성되어 있고, 더욱이 이 세라믹층(20,60)의 중앙부분에 형성된 상기 캐비티부(11)의 개구형상은 상기 기판 탑재부(10)보다 각이 많은 다각형인 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 캐비티부 저면 상에는 소정의 위치에 어셈블리마크(12)를 형성하는 것을 특징으로 하는 반도체장치.
  5. 제2항에 있어서, 상기 캐비티부(11) 저면 상에는 소정의 위치에 어셈블리마크(12)를 형성하는 것을 특징으로 하는 반도체장치.
  6. 제3항에 있어서, 상기 캐비티부(11) 저면 상에는 소정의 위치에 어셈블리마크를 형성하는 것을 특징으로 하는 반도체장치.
  7. 제1항에 있어서, 상기 신호리드(41)를 지지하는 세라믹층(40)에 있어서 그 소정의 영역을 다른 영역보다 낮게 하여 그곳에 단차를 설치하면서 이 소정의 영역에 형성되어 있는 신호리드에 본딩되는 본딩와이어(42)의 접합점은 상기 다른 영역의 신호리드에 본딩되는 본딩와이어의 접합점보다 상기 반도체기판(1)으로부터 떨어져 있는 것을 특징으로 하는 반도체장치.
  8. 제2항에 있어서, 상기 신호리드(41)를 지지하는 세라믹층(40)에 있어서 그 소정의 영역을 다른 영역보다 낮게 하여 그곳에 단차를 설치하면서 이 소정의 영역에 형성되어 있는 신호리드에 본딩되는 본딩와이어(42)의 접합점은 상기 다른 영역의 신호리드에 본딩되는 본딩와이어의 접합점보다 상기 반도체기판(1)으로부터 떨어져 있는 것을 특징으로 하는 반도체장치.
  9. 제3항에 있어서, 상기 신호리드(41)를 지지하는 세라믹층(40)에 있어서 그 소정의 영역을 다른 영역보다 낮게 하여 그곳에 단차를 설치하면서 이 소정의 영역에 형성되어 있는 신호리드에 본딩되는 본딩와이퍼(42)의 접합점은 상기 다른 영역의 신호리드에 본딩되는 본딩와이어의 접합점보다 상기 반도체기판(1)으로부터 떨어져 있는 것을 특징으로 하는 반도체장치.
  10. 제4항에 있어서, 상기 신호리드(41)를 지지하는 세라믹층(40)에 있어서 그 소정의 영역을 다른 영역보다 낮게 하여 그곳에 단차를 설치하면서 이 소정의 영역에 형성되어 있는 신호리드에 본딩되는 본딩와이어(42)의 접합점은 상기 다른 영역의 신호리드에 본딩되는 본딩와이어의 접합점보다 상기 반도체기판(1)으로부터 떨어져 있는 것을 특징으로 하는 반도체장치.
  11. 제5항에 있어서, 상기 신호리드(41)를 지지하는 세라믹층(40)에 있어서 그 소정의 영역을 다른 영역보다 낮게 하여 그곳에 단차를 설치하면서 이 소정의 영역에 형성되어 있는 신호리드에 본딩되는 본딩와이어(42)의 접합점은 상기 다른 영역의 신호리드에 본딩되는 본딩와이어의 접합점보다 상기 반도체기판(1)으로부터 떨어져 있는 것을 특징으로 하는 반도체장치.
  12. 제6항에 있어서, 상기 신호리드(41)를 지지하는 세라믹층(40)에 있어서 그 소정의 영역을 다른 영역보다 낮게 하여 그곳에 단차를 설치하면서 이 소정의 영역에 형성되어 있는 신호리드에 본딩되는 본딩와이어(42)의 접합점은 상기 다른 영역의 신호리드에 본딩되는 본딩와이어의 접합점보다 상기 반도체기판(1)으로부터 떨어져 있는 것을 특징으로 하는 반도체장치.
  13. 제1항에 있어서, 상기 신호리드(41)를 지지하는 세라믹층(40)에 있어서 상기 기판 탑재부(10)의 각에 가까운 부분은 높고, 상기 기판 탑재부(10)의 변의 중앙부분으로 될수록 낮아지도록 단차를 형성하는 것을 특징으로 하는 반도체장치.
  14. 제2항에 있어서, 상기 신호리드(41)를 지지하는 세라믹층(40)에 있어서 상기 기판 탑재부(10)의 각에 가까운 부분은 높고, 상기 기판 탑재부(10)의 변의 중앙부분으로 될수록 낮아지도록 단차를 형성하는 것을 특징으로 하는 반도체장치.
  15. 제3항에 있어서, 상기 신호리드(41)를 지지하는 세라믹층(40)에 있어서 상기 기판 탑재부(10)의 각에 가까운 부분은 높고, 상기 기판 탑재부(10)의 변의 중앙부분으로 될수록 낮아지도록 단차를 형성하는 것을 특징으로 하는 반도체장치.
  16. 제4항에 있어서, 상기 신호리드(41)를 지지하는 세라믹층(40)에 있어서 상기 기판 탑재부(10)의 각에 가까운 부분은 높고, 상기 기판 탑재부(10)의 변의 중앙부분으로 될수록 낮아지도록 단차를 형성하는 것을 특징으로 하는 반도체장치.
  17. 제5항에 있어서, 상기 신호리드(41)를 지지하는 세라믹층(40)에 있어서 상기 기판 탑재부(10)의 각에 가까운 부분은 높고, 상기 기판 탑재부(10)의 변의 중앙부분으로 될수록 낮아지도록 단차를 형성하는 것을 특징으로 하는 반도체장치.
  18. 제6항에 있어서, 상기 신호리드(41)를 지지하는 세라믹층(40)에 있어서 상기 기판 탑재부(10)의 각에 가까운 부분은 높고, 상기 기판 탑재부(10)의 변의 중앙부분으로 될수록 낮아지도록 단차를 형성하는 것을 특징으로 하는 반도체장치.
  19. 제7항에 있어서, 상기 신호리드(41)를 지지하는 세라믹층(40)에 있어서 상기 기판 탑재부(10)의 각에 가까운 부분은 높고, 상기 기판 탑재부(10)의 변의 중앙부분으로 될수록 낮아지도록 단차를 형성하는 것을 특징으로 하는 반도체장치.
  20. 제8항에 있어서, 상기 신호리드(41)를 지지하는 세라믹층(40)에 있어서 상기 기판 탑재부(10)의 각에 가까운 부분은 높고, 상기 기판 탑재부(10)의 변의 중앙부분으로 될수록 낮아지도록 단차를 형성하는 것을 특징으로 하는 반도체장치.
  21. 제9항에 있어서, 상기 신호리드(41)를 지지하는 세라믹층(40)에 있어서 상기 기판 탑재부(10)의 각에 가까운 부분은 높고, 상기 기판 탑재부(10)의 변의 중앙부분으로 될수록 낮아지도록 단차를 형성하는 것을 특징으로 하는 반도체장치.
  22. 제10항에 있어서, 상기 신호리드(41)를 지지하는 세라믹층(40)에 있어서 상기 기판 탑재부(10)의 각에 가까운 부분은 높고, 상기 기판 탑재부(10)의 변의 중앙부분으로 될수록 낮아지도록 단차를 형성하는 것을 특징으로 하는 반도체장치.
  23. 제11항에 있어서, 상기 신호리드(41)를 지지하는 세라믹층(40)에 있어서 상기 기판 탑재부(10)의 각에 가까운 부분은 높고, 상기 기판 탑재부(10)의 변의 중앙부분으로 될수록 낮아지도록 단차를 형성하는 것을 특징으로 하는 반도체장치.
  24. 제12항에 있어서, 상기 신호리드(41)를 지지하는 세라믹층(40)에 있어서 상기 기판 탑재부(10)의 각에 가까운 부분은 높고, 상기 기판 탑재부(10)의 변의 중앙부분으로 될수록 낮아지도록 단차를 형성하는 것을 특징으로 하는 반도체장치.
  25. 제1항 내지 제24항 중 어느 한 항에 있어서 , 상기 전원리드(31)를 지지하는 세라믹층(30)에 있어서 그 소정의 영역을 다른 영역보다 낮게 하여 그곳에 단차를 설치하면서 이 소정의 영역에 형성되어 있는 전원리드에 본딩되는 본딩와이어(32)의 접합점은 상기 다른 영역의 전원리드에 본딩되는 본딩와이어의 접합점보다 상기 반도체기판(1)으로부터 떨어져 있는 것을 특징으로 하는 반도체장치.
  26. 집적회로가 형성된 반도체기판(1)과, 주면 중앙부분에 형성된 캐비티부(11)에 상기 반도체기판이 고착되어 있는 기판 탑재부(10), 이 기판 탑재부(10)의 주면 주변부분에 그 선단이 상기 반도체기판에 대향하도록 배치되고, 신호리드(41)와 전원리드(31)를 갖춘 복수의 내부리드(31,41,61) 및, 이 내부리드(31,41,61)의 선단부와 상기 반도체기판(1)에 형성된 접속전극 또는 상기 캐비티부(11)의 전원층을 접속하는 본딩와이어(32,33,35,42,62)를 구비하고, 상기 기판 탑재부(10)는 상기 내부리드(31,41,61)를 지지하는 세라믹층(30,40,60)을 갖추고 있고, 이 세라믹층(30,40,60)에는 소정의 영역을 다른 영역보다 낮게 하여 그곳에 단차를 설치하면서 이 소정의 영역에 형성되어 있는 전원리드에 본딩되는 본딩와이어의 접합점은 상기 다른 영역의 전원리드에 본딩되는 본딩와이어의 접합점보다 상기 반도체기판(1)으로부터 떨어져 있는 것을 특징으로 하는 반도체장치.
KR1019950012574A 1994-05-19 1995-05-19 반도체장치 KR100192631B1 (ko)

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JP12964094A JP3247544B2 (ja) 1994-05-19 1994-05-19 半導体装置
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